SDC命令详解：使用set_input_delay命令进行约束

日晨难再

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分类专栏： SDC命令详解 # SDC约束命令文章标签：数字IC SDC命令

于 2024-02-20 22:02:40 首次发布

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本文详细介绍了如何在Verilog设计中使用`set_input_delay`命令对输入端口的延迟进行约束，包括指定延迟值、端口引脚列表、参考时钟、电平敏感性以及不同类型的路径分析。通过实例演示了如何避免时序覆盖问题并利用`-add_delay`选项进行自动推断。

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本章将讨论使用set_input_delay命令对输入端口（引脚）的约束。首先需要说明的是，在进行静态时序分析时，任何一条时序路径都需要有约束，约束指的是时序路径的起点（发射触发器）和终点（捕获触发器）都有时钟信号的控制（对于典型时序路径而言）。但是对于起点是输入端口（引脚）、终点是输出端口（引脚）的时序路径而言，没有显然的发射触发器、捕获触发器，因此需要使用set_input_delay命令进行约束。如果想要移除输入延迟，使用remove_input_delay命令。

本文针对Design Compiler，但该命令同样存在于PrimeTime、IC Compiler等工具中，它们大致相同，略有差别。set_input_delay命令的BNF范式（有关BNF范式，可以参考以往文章）为：

set_input_delay
    delay_value port_pin_list
    [-reference_pin pin_port_name] [-clock clock_name] [-clock_fall] [-level_sensitive]
    [-network_latency_included] [-source_latency_included]
    [-rise] [-fall]
    [-max] [-min] [-add_delay]
    //注：该命令的port_pin_list参数一定要放在delay_value参数后

指定延迟值

延迟值指的是输入端口（引脚）的数据相对参考时钟的延迟大小，这个参考时钟触发了一个假象的外部发射触发器，模拟了从发射触发器有效沿到达发射触发器到数据到达输入端口（引脚）的组合逻辑延迟，提供了分析输入端口（引脚）到捕获触发器时序路径的依据。

指定端口、引脚列表

port_pin_list指定了添加输入延迟的端口和引脚，如果指定的对象是一个叶单元（库单元）的引脚，则该引脚所属的叶单元（库单元）被设置为size only，以便综合时进行驱动能力优化，这还会导致时序路径分割，详见静态时序分析：典型与非典型时序路径的约束详解（一）。

一般情况下，只会对输入端口添加输入延迟，因此在本文中我们只考虑输入端口。

指定参考时钟

-clock选项指定了参考时钟，它可以是一个虚拟时钟（无源对象），也可以是一个有源对象的时钟。一般都需要指定-clock选项，例外情况可以是作为数据使用的时钟端口和传播时钟端口，在此不进行详述。

简单使用

在理解了上面三项后，便可以使用简单的set_input_delay命令了，以图1所示的简单D触发器为例。

图1 D触发器的例子

首先使用create_clock命令以clk端口为源对象创建一个周期为10的时钟。

create_clock -period 10 [get_ports clk]

我们可以首先看一下端口d到触发器的D引脚的时序报告，如图2所示。

图2 建立时间时序报告

可以从报告中看到，由于输入端口d没有被时钟约束，因此无法进行时序路径的建立时间分析，报告的最后也显示了(Path is unconstrained)。

接着我们使用set_input_delay命令在输入端口d上添加一个输入延迟，参考时钟为clk，此时的时序报告如图3所示。

set_input_delay 0.5 -clock [get_clocks clk] [get_ports d]

图3 建立时间时序报告

可以从时序报告中看出，d端口的input external delay此时拥有延迟值0.5。可以使用report_port -verbose命令报告端口延迟，如图4所示。

图4 输入端口延迟报告

指定时钟下降沿

-clock_fall选项指定了假象的外部发射触发器由下降沿触发。在默认情况下，假象的外部发射触发器由上升沿触发，如图3中的(rise edge)显示的那样。

下面我们在输入端口c上添加一个输入延迟，参考时钟为clk，指定时钟下降沿，如图5所示，此时的时序报告如图6所示。

set_input_delay 0.6 -clock_fall -clock [get_clocks clk] [get_ports c]

图5 输入端口延迟报告

图6 建立时间时序报告

可以从图6中看出，输入端口c此时受到时钟clk的下降沿约束。

指定参考端口、引脚

-reference_pin选项可以指定延迟的参考引脚（它可以是一个叶单元（库单元）引脚或端口），从图3和图6中可以看出，约束端口的参考时钟的clock network latency为0（这是因为我们还没有给参考时钟设置任何延迟），但如果使用了这个选项则clock network latency会包括参考时钟传播到参考引脚的延迟：如果参考时钟是传播时钟，则是源延迟加时钟传播到参考引脚的网络延迟；如果参考时钟是理想时钟，则是源延迟加指定的网络延迟（这是默认的），下面进行举例说明。

我们给输入端口d设置一个参考端口clk，参考时钟依然为clk，并给时钟clk添加源延迟，如图7所示，注意其中的输入端口d关联的两个clk对象，其中一个是时钟clk，另一个是端口clk。此时的时序报告如图8所示。

set_input_delay 0.7 -reference_pin [get_ports clk] -clock clk [get_ports d]
set_clock_latency 0.1 -source [get_clocks clk]

图7 输入端口延迟报告

图8 建立时间时序报告

可以看到，此时的clock network delay包含了时钟clk的源延迟。最后需要注意的是，-reference_pin选项不能和即将谈到的-network_latency_included和-source_latency_included选项一起使用。

包含源、网络延迟

默认情况下，在进行端口的时序分析时，参考时钟的延迟会被考虑进来。对于理想时钟，延迟包括了源延迟和网络延迟；对于传播时钟，延迟只包括了源延迟，下面对此举例说明。

首先使用下面的命令，设置时钟clk的网络延迟为0.05，目前它拥有0.1源延迟和0.05网络延迟。

set_clock_latency 0.05 [get_clocks clk]

然后我们查看输入端口c的时序报告，如图9所示。

图9 建立时间时序报告

从时序报告中可以看出，clock network delay包含了时钟clk的源延迟0.1+网络延迟0.05。下面我们使用-network_latency_included选项表示时钟的网络延迟已经被包含在delay_value中了，则STA时就不会重复计算网络延迟，如图10、图11所示。

set_input_delay 0.6 -network_latency_included -clock [get_clocks clk] [get_ports c]

图10 输入端口延迟报告

图11 建立时间时序报告

图11中展示的时序报告显示捕发射时钟的clock network latency只包含了时钟clk的源延迟，而没有包含网络延迟。

注意，-network_latency_included选项只能对理想时钟有效，因为默认情况下，传播时钟的clock network latency本就只包含源延迟（除非使用-reference_pin，但-reference_pin不能与这两个选项一起使用）。

-source_latency_included选项与-network_latency_included选项的用法相似，不同的是，其对理想时钟和传播时钟都有用（很好理解，因为在任何情况下，源延迟是两类时钟共有的）。

指定电平敏感

-level_sensitive选项指定使用假象的外部发射锁存器，这允许针对锁存器时序进行特殊的分析。如果不指定该选项，则默认使用假象的外部发射触发器。

指定上升、下降沿

-rise选项用于指定延迟值作用于端口的上升沿、-fall选项用于指定延迟值作用于端口的下降沿。如果这两个选项都没有指定，延迟同时作用于时钟的上升沿和下降沿（相当于它们同时指定）。

下面的命令改变输入端口c的上升沿输入延迟为0.8，如图12所示。此时的时序报告如图13所示。

set_input_delay 0.8 -clock_fall -rise -clock [get_clocks clk] [get_ports c]

图12 输入端口延迟报告

图13 建立时间时序报告

指定最大、最小条件

-max选项用于指定延迟值作用于最大延迟分析（一般情况下，如果不开启on_chip_variation，这指的是建立时间检查），-min选项用于指定延迟值作用于最小延迟分析（一般情况下，如果不开启on_chip_variation，这指的是保持时间检查）。如果这两个选项都没有指定，延迟同时作用于最大延迟和最小延迟分析（相当于它们同时指定）。

下面的命令改变输入端口c的最大上升沿输入延迟为0.9，最小上升沿输入延迟为0.5，如图14所示。此时的建立、保持时序报告如图15、图16所示。

set_input_delay 0.9 -max -clock_fall -rise -clock [get_clocks clk] [get_ports c]
set_input_delay 0.5 -min -clock_fall -rise -clock [get_clocks clk] [get_ports c]