数字电路静态时序分析基础四

最新推荐文章于 2023-03-20 00:11:55 发布
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时序检查:建立时间和保持时间


文章来源于课程.

1. Setup timing check

1.1 FF to FF Path

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建立时间检查

Tlaunch + Tck2q + Tdp < Tcycle - Tsetup - Tcapture

  • 起点:UFF0->UFF1
  • Path Group:按照路径终点划分
  • path type : max 等式左边用最大
  • Point：路径上的点； incr：每个点自己的延时增量 ；Path： 路径累计延迟
  • data arrival time
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  • capture 时序 data required time
  • slack >= 0 满足时序要求
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1.2 Input to FF Path

  • 已经约束input_delay
  • 建立虚拟时钟
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1.3 FF to Output Path

set_load
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没有setup_delay
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1.4 Input to Output Path

T - input_delay - output_delay

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2. hold timing check

  • hold time 与时钟无关
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2.1 FF to FF

时钟的同一个边沿
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Tlaunch+Tck2q+Tdp > Tcapture + Thold
下一个数据来之前，当前数据不能变
用最小，即下一个数据最快到达的时间
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EDA工具内部定义，hold slack>0

2.2 Input to FF Path

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2.3 FF to Output Path

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2.4 Input to output Path

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专栏目录
建立时间与保持时间
xunran111的博客
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静态时序分析_fpga_静态时序分析_
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1、建立时间分析（setup timing check） 建立时间是指在时钟捕获信号有效沿到来之前，数据信号必须提前达到稳定状态的时间。这里以最典型的时序路径类型触发器到触发器为例，如图所示。 始出发点触发器FF0称为数据发射触发器（lauch flip-flop）,终止点触发器FF1称为数据捕获器（capture flip-flop）。当下一个时钟有效沿到来时，对终止...
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