数字集成电路学习

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数字电路笔试题目集--刷题软件

• MOS器件缺点 输出电流受限；

• 加法器过程中最长的延时链是进位链延迟；

• BiCMOS特点 低输入阻抗 低封装密度 单向，高输出驱动电流 BiCMOS可以用于I/O和驱动电路，具有更好的高频特性，高增益以及更好的噪声特性 ；

• 对于mos管，驱动电容输出负载时，充电时间比放电时间长；

• 串扰和延时都是总线设计需要考虑的重要因素；

• MOS器件的开关速度取决于阈值以上的栅极电压和载流子迁移率，与沟长的平方成反比；

板间电容的形成是由于平行板效应；

• nMOS耗尽模式上拉中，由于VIN为逻辑1时电路导通，有电流流过，损耗较高；

• 若存储器容量512k*8位，则地址代码有多少位？

512*1024需要满足2^n>=512*1024>=2^(n-1) 所以是19位

//搜狗百科--闩锁效应

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up），是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

防止Latch up 的方法

1.在基体（substrate)上改变金属的掺杂，降低BJT的增益

2.避免source和drain的正向偏压

3.增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路

4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring。

5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。

6.使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能

7.除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。

8. I/O处尽量不使用pmos(nwell)

CMOS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，CMOS的内部电流能达到40mA以上，很容易烧毁芯片。

防御措施

1）在输入端和输出端加钳位电路，使输入和输出不超过规定电压。

2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。

3）在VDD和外电源之间加限流电阻，即使有大的电流也不让它进去。

4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启CMOS电路的电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭CMOS电路的电源。

Technology file 是物理设计的基础，里面提供了设计的单位，走线规则、以及制造工艺的寄生参数文件等等，是物理设计必不可少的文件；

netlist file 就是设计的输入，所以是最先也是最重要的文件；

Svf file 是用于 formality 的输入文件，不属于物理设计的输入文件 ;

Constraints file 是设计相关的约束，也是物理设计必不可少的文件。

Power strap 应该用哪层金属布线？ 最高层金属。

高层金属具有更小的电阻率，所以 Power strap 一般使用最高层金属；

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对于深亚微米或者纳米级别的工艺技术，互连线间的耦合效应会带来噪声与串扰，而这两者都会限制设计的运行速度。虽然噪声与串扰带来的影响在老一代的工艺技术下是可以忽略不计的，但在如今纳米级别下已经不容忽视了。因此，不论是物理设计还是设计验证都应考虑到噪声与串扰的影响。

skew 是指最长时钟路径延时与最短时钟路径延时之差；