在Verilog中,表达式是由操作数和操作符组成的组合,包括:算术操作符、关系操作符、等价操作符、逻辑操作符、按位操作符、归约操作符、移位操作符、拼接操作符和条件操作符,它们用于执行算术运算、逻辑运算、位操作、关系和等价比较等。
1、操作数
在Verilog中,操作数是赋值语句、比较操作、算术操作和其他操作中的基本元素。操作数可以是以下几种类型:
标量操作数(Scalar Operands):单个位的值,可以是变量、参数、常量或位选择。
向量操作数(Vector Operands):多位的值,可以是向量变量、向量参数、向量常量或部分位选择。
常量操作数(Constant Operands):包括整型常量、实型常量和字符串常量,如real a。
参数操作数(Parameter Operands):在模块中定义的参数,用于固定模块行为的常数值。
寄存器操作数(Register Operands):reg 数据类型,通常用于存储值,如寄存器或触发器,如reg [3:0] cprmu。
线网操作数(Wire Operands):wire 数据类型,用于连接模块之间的信号。
位选择操作数(Bit Selects):选择一个多位数中的单个位,如 a[3] 表示向量 a 的第4位(Verilog中索引从0开始)。
部分位选择操作数(Part Selects):选择一个多位数中的一段连续位,如 a[7:0] 表示向量 a 的最低8位。
内存数组操作数(Memory Array Operands):表示存储在内存中的值,如 ram[address]。
函数和任务返回值:函数和任务可以返回值,这些返回值可以作为操作数使用。
表达式(Expressions):由操作符连接的操作数组合,可以包含多个操作数,如 a + b * c。
条件表达式(Conditional Expressions):使用条件运算符(? :)的表达式,如 condition ? value_if_true : value_if_false。
生成块(Generate Blocks):虽然不是操作数,但 generate 和 endgenerate 可以用来创建条件编译的代码块。
操作数可以是独立的,也可以是表达式的一部分。在Verilog中,操作数的使用非常灵活,可以根据需要进行位宽扩展、截断或转换。正确地选择和使用操作数对于编写高效且易于理解的Verilog代码至关重要。
2、操作符
Verilog 中提供了大约 9 种操作符,分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。大部分操作符与 C 语言中类似。同类型操作符之间,除条件操作符从右往左关联,其余操作符都是自左向右关联。圆括号内表达式优先执行。
操作符 | 描述 |
---|---|
算数表达式 | 加法:+、减法:-、乘法:*、除法:/、模运算取余:% 、求幂:** |
逻辑表达式 | 逻辑与:&&、逻辑或:||、逻辑非:~、逻辑异或:^ |
位操作表达式 | 位与:&、位或:|、位非:~、位异或:^、同或:~^、位取反:~、位与非:&~ 或 ~&、位或非:|~ 或 ~|、位位移:左移 <<,右移 >>、算术左移:<<<、算术右移:>>> |
归约操作表达式 | 归约与:&、归约与非:~&、归约或:|、归约或非:~|、归约异或:^ 、归约同或:~^ |
关系表达式 | 大于:>、小于:<、大于等于:>=、小于等于:<=、逻辑等于:==、逻辑不等于:!= |
等价表达式 | 全等价:=== 、 非全等价:!== |
条件表达式 | 条件运算符:? :(类似于C语言中的三元运算符) |
赋值表达式 | 连续赋值:=、非阻塞赋值:<=(仅用于reg类型) |
索引和切片表达式 | 位选择(索引):使用方括号[]、部分选择(切片):使用方括号加冒号[:] |
其中,阻塞式赋值语句,如x=b;,一旦执行完当前的赋值语句,赋值目标变量x即刻获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞赋值语句,而当执行到其中某条赋值语句时,其他语句被禁止执行,这时其他语句如同被阻塞了一样。相反,对于非阻塞式赋值,如x≤b;,在执行当前语句时,对于块中的其他语句的执行情况一律不加限制。在Verilog中,组合逻辑电路和时序逻辑电路的赋值方式主要取决于设计意图和仿真工具的处理方式,而不仅仅是电路类型。
组合逻辑电路:
阻塞式赋值(Blocking Assignment):使用单个等号=进行赋值。在阻塞赋值中,赋值语句是按顺序执行的,即在当前赋值语句执行完成之前,后续的赋值语句不会开始执行。
非阻塞式赋值(Non-blocking Assignment):使用小于号<=进行赋值。在非阻塞赋值中,所有的赋值语句都是并行执行的,即在时钟的上升沿,所有的非阻塞赋值语句会同时更新其目标变量。
时序逻辑电路:
在时序逻辑电路中,通常使用非阻塞式赋值来描述存储元件(如触发器或寄存器)的行为。这是因为在时钟的上升沿,所有存储元件应该同时更新其状态,以反映新的数据。
使用非阻塞赋值可以更准确地模拟硬件中触发器的行为,因为所有的触发器在时钟边沿同时被触发。
然而,这并不意味着组合逻辑电路不能使用非阻塞赋值,或者时序逻辑电路不能使用阻塞赋值。实际上,选择哪种赋值方式取决于具体的设计需求和仿真器的行为。以下是一些考虑因素:
可读性和意图清晰:如果设计意图是让赋值语句按顺序执行,即使在组合逻辑中,也可以使用阻塞赋值。
仿真器行为:不同的仿真器可能对阻塞和非阻塞赋值的处理方式不同。有些仿真器可能在处理阻塞赋值时更高效,而有些可能对非阻塞赋值有更好的优化
3、示例
下面是一些示例:
module expression_example(
input wire [7:0] data_in,
output reg result
);
// 算术表达式
wire [15:0] data_sum = data_in + 8'hAA;
b = 4'b100x ;
c = a+b ; //结果为c=4'bxxxx,如果操作数某一位为 X,则计算结果也会全部出现 X。
// 逻辑表达式:计算结果是一个 1bit 的值,0 表示假,1 表示真,x 表示不确定
wire logic_and = ~data_in[7] & data_in[6];
A = 3;
B = 0;
C = 2'b1x ;
A && B // 为假
A || B // 为真
! A // 为假
! B // 为真
A && C // 为X,不确定
A || C // 为真,因为A为真
(A==2) && (! B) //为真,此时第一个操作数为表达式
// 位操作表达式:对 2 个操作数的每 1bit 数据进行按位操作,如果 2 个操作数位宽不相等,则用 0 向左扩展补充较短的操作数。
wire bit_set = data_in | 8'b00001111;
//归约表达式:归约操作符只有一个操作数,它对这个向量操作数逐位进行操作,最终产生一个 1bit 结果。
A = 4'b1010 ;
&A ; //结果为 1 & 0 & 1 & 0 = 1'b0,可用来判断变量A是否全1
~|A ; //结果为 ~(1 | 0 | 1 | 0) = 1'b0, 可用来判断变量A是否为全0
^A ; //结果为 1 ^ 0 ^ 1 ^ 0 = 1'b0
//移位表达式:算术左移和逻辑左移时,右边低位会补 0。逻辑右移时,左边高位会补 0;而算术右移时,左边高位会补充符号位,以保证数据缩小后值的正确性。
A = 4'b1100 ;
B = 4'b0010 ;
A = A >> 2 ; //结果为 4'b0011
A = A << 1; //结果为 4'b1000
A = A <<< 1 ; //结果为 4'b1000
C = B + (A>>>2); //结果为 2 + (-4/4) = 1, 4'b0001
// 关系表达式:关系操作符的正常结果有 2 种,真(1)或假(0)
wire is_positive = data_in[7] == 0;
// 等价表达式 :等价操作符的正常结果有 2 种:为真(1)或假(0)
wire same_parity = (^data_in) === data_in[7];
A = 4 ;
B = 8'h04 ;
C = 4'bxxxx ;
D = 4'hx ;
A == B //为真
A == (B + 1) //为假
A == C //为X,不确定。逻辑相等/不等操作符不能比较 x 或 z,当操作数包含一个 x 或 z,则结果为 x。
//全等比较时,如果按位比较有相同的 x 或 z,返回结果也可以为 1,即全等比较可比较 x 或 z。所以,全等比较的结果一定不包含 x。
A === C //为假,返回值为0
C === D //为真,返回值为1
// 条件表达式:条件表达式类似于 2 路(或多路)选择器,其描述方式完全可以用 if-else 语句代替。
wire [7:0] selected_data = is_positive ? data_in : ~data_in; //当is_positive 为 1(真) 时,selected_data 赋值为 data_in ; 否则,将 ~data_in赋值给 selected_data 。
// 赋值表达式
always @(posedge clk) begin
result <= selected_data;
end
wire SEL[1:0];
SEL == 2;//当数据类型不匹配时,verilog综合器会自动使其匹配,将其中的整数2变换成与SEL[1:0]同类型的二进制数2’b1。
SEL<=9;//当所赋的值大于变量已定义的矢量位可能的值时,verilog综合器会首先将赋值符号右侧的数据折算成二进制数,然后被赋值变量所定义的位数,向左截去多余的数位相当于高位截去,即2‘01,因为9=4’b1001。
// 索引和切片表达式
wire [2:0] lower_nibble = data_in[2:0]; // 选择低四位
wire most_significant_bit = data_in[7]; // 选择最高位
//拼接表达式:拼接操作符用大括号 {,} 来表示,用于将多个操作数(向量)拼接成新的操作数(向量),信号间用逗号隔开。拼接符操作数必须指定位宽,常数的话也需要指定位宽。
A = 4'b1010 ;
B = 1'b1 ;
Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011
Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100
Y3 = {32{1'b0}}; //结果为 Y3=32h0,常用作寄存器初始化时匹配位宽的赋初值
endmodule
在Verilog中,表达式的使用非常广泛,它们可以出现在赋值语句、条件语句、循环语句等中。表达式的结果可以是一个标量(单个位),也可以是一个向量(多位宽)。在使用表达式时,需要注意操作数的位宽,以确保结果的准确性和避免位宽不匹配的问题。
需要说明的是,对变量进行声明时,要根据变量的操作符对变量的位宽进行合理声明,不要让结果溢出。上述例子中,相加的 2 个变量位宽为 4bit,那么结果寄存器变量位宽最少为 5bit。否则,高位将被截断,导致结果高位丢失。无符号数乘法时,结果变量位宽应该为 2 个操作数位宽之和。
reg [3:0] mula ;
reg [1:0] mulb;
reg [5:0] res ;
mula = 4'he ;
mulb = 2'h3 ;
res = mula * mulb ; //结果为res=6'h2a, 数据结果没有丢失位数
负数表示时,可以直接在十进制数字前面增加一个减号 -,也可以指定位宽。因为负数使用二进制补码来表示,不指定位宽来表示负数,编译器在转换时,会自动分配位宽,从而导致意想不到的结果。例如:
mula = -4'd4 ;
mulb = 2 ;
res = mula * mulb ; //计算结果为res=-6'd8, 即res=6'h38,正常
res = mula * (-'d4) ; //(4的32次幂-4) * 2, 结果异常
另外,位操作符的逻辑规则为,与操作时有0则值为0,否则有x则值为x,都为1时值为1;或操作时有1则值为1,否则有x则值为x,都为0时值为0;异或操作时有x则值为x,否则有1则值为1,操作数相同时值为0;同或操作时有x则值为x,否则有0则值为0,操作数相同时值为1;整理如下表所示:
&(与) | 0 | 1 | x | |(或) | 0 | 1 | x | |
---|---|---|---|---|---|---|---|---|
0 | 0 | 0 | 0 | 0 | 0 | 1 | x | |
1 | 0 | 1 | x | 1 | 1 | 1 | 1 | |
x | 0 | x | x | x | x | 1 | x |
^(异或) | 0 | 1 | x | ~^(同或) | 0 | 1 | x | |
---|---|---|---|---|---|---|---|---|
0 | 0 | 1 | x | 0 | 1 | 0 | x | |
1 | 1 | 0 | x | 1 | 0 | 1 | x | |
x | x | x | x | x | x | x | x |
参考资料:
编码宝库:Verilog 表达式