HDLBits刷题（Q8:Design a Mealy FSM ~Q2b:Another FSM)

最新推荐文章于 2023-01-09 12:34:36 发布
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版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_57520386/article/details/128130289
版权

3.2.5.20 Design a Mealy FSM
问题陈述：

实现一个Mealy类型的有限状态机，它可以识别名为x的输入信号上的序列“101”。您的FSM应该有一个输出信号z，当检测到“101”序列时，它被断言为逻辑1.您的FSM还应该有一个低电平有效的异步复位。您的状态机中可能只有3个状态。您的FSM应该能够识别重叠序列

Verilog代码：

module top_module (
    input clk,
    input aresetn,    // Asynchronous active-low reset
    input x,
    output z ); 
    	parameter s0=2'b00,s1=2'b01,s2=2'b10;
    wire [1:0]state,next;
    always@(posedge clk or negedge aresetn)
        begin
            if(!aresetn)
                state<=s0;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                s0:next=x?s1:s0;
                s1:next=x?s1:s2;
                s2:next=x?s1:s0;
                default:next=s0;
            endcase
        end
    always@(*)
        begin
            case(state)
                s0:z=0;
                s1:z=0;
                s2:z=x;
            endcase
        end
    
endmodule

3.2.5.21 Q5a:Serial two’s complementer (Moore FSM)
问题陈述：

你要设计一个单输入单输出串行2的补码摩尔状态机。输入（x）是一系列位（每个时钟周期一个），从数字的最低位有效位开始，输出（z）是输入的2的补码。机器将接受任意长度的输入数字。该电路需要异步复位。转换在释放复位时开始，在复位时停止。
例如：
请添加图片描述

Verilog代码：

module top_module (
    input clk,
    input areset,
    input x,
    output z
); 
	parameter A=0,B=1,C=2;
    wire [1:0]state,next;
    always@(posedge clk or posedge areset)
        begin
            if(areset)
                state<=A;
            else
                state<=next;
        end
    always @(*)
        begin
            case(state)
                A:next=x?B:A;
                C:next=x?C:B;
                B:next=x?C:B;
            endcase
        end
    assign z=(state==B);
endmodule

3.2.5.22 Serial two’s complementer (Mealy FSM)
问题陈述：

下图是2的补码的Mealy机器实现。使用one-hot 编码实现。
在这里插入图片描述
请添加图片描述

Verilog代码：

module top_module (
    input clk,
    input areset,
    input x,
    output z
); 
    parameter A=1'b01,B=1'b10;
    wire [1:0]state,next;
    always@(posedge clk or posedge areset)
        begin
            if(areset)
                state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:next=x?B:A;
                B:next=B;
            endcase
        end
    always@(*)
        begin
            case(state)
                A:z=x;
                B:z=~x;
            endcase
        end
            
endmodule

3.2.5.23 FSM
问题陈述：

考虑一个有输入s和w的有限状态机。假设FSM以A为复位状态开始，如下所示。当s = 0时，FSM一直处于A状态，当s = 1时，FSM转移到B状态。一旦进入状态B, FSM在接下来的三个时钟周期内检查输入w的值。如果其中两个时钟周期w = 1，则FSM必须在下一个时钟周期中将输出z设置为1。否则z必须为0。FSM将继续检查w接下来的三个时钟周期，以此类推。下面的时序图说明了不同w值所需的z值。
使用尽可能少的状态。注意，s输入只在状态A中使用，因此您只需要考虑w输入。
请添加图片描述
在这里插入图片描述

Verilog代码：

module top_module (
    input clk,
    input reset,   // Synchronous reset
    input s,
    input w,
    output z
);
	parameter A=1'b0,B=1'b1;
    reg state,next;
    reg w0,w1;
    reg[1:0] counter;
    always@(posedge clk)
        begin
            if(reset)
                state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:next=s?B:A;
                B:next=B;
            endcase
        end
    always@(posedge clk)
        begin
            if(reset)begin
                w0<=1'b0;
            w1<=1'b0;
            end
            else if(state==B)
                begin
                    w0<=w;
                    w1<=w0;
                end
            else
                begin
                    w0<=1'b0;
                    w1<=1'b0;
                end
        end
    always@(posedge clk)
        begin
            if(reset)
                z<=1'b0;
            else if((state==B)&&(counter==2'd0))
                begin
                    if(w&w0&~w1|w&~w0&w1|~w&w0&w1)
                        z<=1'b1;
                    else
                        z<=1'b0;
                end
            else
                z<=1'b0;
        end
    always@(posedge clk)
        begin
            if(reset)
                counter<=2'd0;
            else if(counter==2'd2)
                counter<=2'd0;
            else if(next==B)
                counter<=counter+1'b1;
                end
                
endmodule

3.2.5.24 Q3b:FSM
问题陈述：

给定如下所示的状态分配表，实现有限状态机。重置应该将FSM重置状态000.
请添加图片描述

Verilog代码：

module top_module (
    input clk,
    input reset,   // Synchronous reset
    input x,
    output z
);
parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;
    reg [2:0] state,next;
    always@(posedge clk)
        begin
            if(reset)
                state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:next=x?B:A;
                B:next=x?E:B;
                C:next=x?B:C;
                D:next=x?C:B;
                E:next=x?E:D;
            endcase
        end
    assign z=((state==D)||(state==E));
endmodule

3.2.5.25 Q3c：FSM logic
问题陈述：

给定如下所示的状态分配表，实现逻辑函数Y[0]和z。
请添加图片描述

Verilog代码：

module top_module (
    input clk,
    input [2:0] y,
    input x,
    output Y0,
    output z
);
	parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100;
    reg [2:0] next;
    always@(*)
        begin
            case(y)
                A:next=x?B:A;
                B:next=x?E:B;
                C:next=x?B:C;
                D:next=x?C:B;
                E:next=x?E:D;
            endcase
        end
    assign Y0=((next==B)||(next==D));
    assign z=((y==D)||(y==E));
endmodule

3.2.5.26 Q6b:FSM next-state logic
问题陈述：

考虑如下所示的状态机，它有一个输入w和一个输出z。
请添加图片描述
假设您希望使用三个触发器和状态代码y[3:1]=000,001,…,101分别用于状态A、B、…F来实现FSM。显示此FSM的状态分配表。导出触发器y[2]的下一个状态表达式。
只为y[2]实现下一个状态逻辑。（这更像是一个FSM问题，而不是Verilog编码问题。）

Verilog代码：

module top_module (
    input [3:1] y,
    input w,
    output Y2);
	parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100,F=3'b101;
    reg [2:0]next;
    always@(*)
        begin
            case(y)
                A:next=w?A:B;
                B:next=w?D:C;
                C:next=w?D:E;
                D:next=w?A:F;
                E:next=w?D:E;
                F:next=w?D:C;
            endcase
        end
    assign Y2=((next==C)||(next==D));
endmodule

3.2.5.27 Q6c:FSM one-hot next-state logic
问题陈述：

考虑如下所示的状态机，它有一个输入w和一个输出z。
请添加图片描述
对于一部分，假设状态分配y[6:1]=000001,000010,000100,001000,010000,100000分别表示A、B、…、F的one-hot代码。
为下一个状态信号Y2和Y4编写逻辑表达式。（通过假设one-hot编码的检查推导出逻辑方程。测试台将使用非one-hot 输入进行测试，以确保您不会尝试做更复杂的事情）

Verilog代码：

module top_module (
    input [6:1] y,
    input w,
    output Y2,
    output Y4);
	parameter A=6'b000001,B=6'b000010,C=6'b000100,D=6'b001000,E=6'b010000,F=6'b100000;
    reg [6:1]next;
    always@(*)
        begin
            case(y)
                A:next=w?A:B;
                B:next=w?D:C;
                C:next=w?D:E;
                D:next=w?A:F;
                E:next=w?D:E;
                F:next=w?D:C;
            endcase
        end
    assign Y2=~w&y[1];
    assign Y4=w&(y[2]|y[3]|y[5]|y[6]);
endmodule

3.2.5.28 Q6:FSM
问题陈述：

考虑如下所示的状态机，它有一个输入w和一个输出z。
请添加图片描述
实现状态机。（这部分不在其中，但是编写FSM是一种很好的做法）。

Verilog代码：

module top_module (
    input clk,
    input reset,     // synchronous reset
    input w,
    output z);
	parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100,F=3'b101;
    reg [2:0]state,next;
    always@(posedge clk)
        begin
            if(reset)
                state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:next=w?A:B;
                B:next=w?D:C;
                C:next=w?D:E;
                D:next=w?A:F;
                E:next=w?D:E;
                F:next=w?D:C;
            endcase
        end
    assign z=((state==E)||(state==F));
endmodule

3.2.5.29 Q2a：FSM
问题陈述：

考虑如下所示的状态图。

在这里插入图片描述

编写代表此FSM的完整的Verilog代码。就像在讲座中所做的那样，对状态表和状态触发器使用单独的always块。使用连续赋值语句或always块（由您自行决定）描述FSM输出，称为z。分配您希望使用的代码。

Veriolg代码：

module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    input w,
    output z
);
	parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100,F=3'b101;
    reg [2:0] state,next;
    always@(posedge clk)
        begin
            if(reset)
                state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:next=w?B:A;
                B:next=w?C:D;
                C:next=w?E:D;
                D:next=w?F:A;
                E:next=w?E:D;
                F:next=w?C:D;
            endcase
        end
    assign z=((state==E)||(state==F));
endmodule

3.2.5.30 Q2b：one-hot FSM equation
问题陈述：

这个问题状态图再次显示在下面。

在这里插入图片描述

假设在状态分配y[5:0]=000001(A),000010(B),000100©,001000(D),
010000(E),100000(F)中使用one-hot代码
为信号Y1写出一个逻辑表达式，它是触发器y[1]的输入。
为信号Y3写出一个逻辑表达式，它是触发器y[3]的输入。
（通过假设one-hot编码的检查推导出逻辑方程。测试台将使用非one-hot 输入进行测试，以确保您不会尝试做更复杂的事情）

Verilog代码：

module top_module (
    input [5:0] y,
    input w,
    output Y1,
    output Y3
);
    assign Y1=w&y[0];
    assign Y3=~w&(y[1]|y[2]|y[4]|y[5]);
endmodule

3.2.5.31 Q2a：FSM
问题陈述：

考虑下图所示状态图描述的FSM：
在这里插入图片描述
该FSM充当仲裁电路，控制三个请求设备对某种类型资源的访问。每个设备通过设置信号r[i] = 1来请求资源，其中r[i]要么是r[1]， r[2]，要么是r[3]。每个r[i]是FSM的一个输入信号，代表三个设备中的一个。只要没有请求，FSM一直保持A状态。当一个或多个请求发生时，FSM决定哪个设备获得使用资源的授权，并将该设备的g[i]信号设置为1。每个g[i]都是来自FSM的一个输出。存在一个优先级系统，即设备1的优先级高于设备2，设备3的优先级最低。因此，例如，设备3只有在它是唯一发出请求的设备时才会收到授权。当设备i从FSM获得授权后，只要设备的请求r[]= 1，该设备就会继续获得授权。

编写完整的Verilog代码来表示这个FSM。对状态表和状态触发器使用单独的always块，就像在讲座中所做的那样。描述FSM输出，glil，使用连续赋值语句或always块(由您自行决定)。指定您希望使用的任何状态代码。

Verilog代码：

module top_module (
    input clk,
    input resetn,    // active-low synchronous reset
    input [3:1] r,   // request
    output [3:1] g   // grant
); 
	parameter A=2'd0,B=2'd1,C=2'd2,D=2'd3;
    reg[2:0]state,next;
    always@(posedge clk)
        begin
            if(!resetn)
              state<=A;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                A:begin
                    if(r[1])
                        next=B;
                    else if(~r[1]&r[2])
                        next=C;
                    else if(~r[1]&~r[2]&r[3])
                        next=D;
                    else if(~r[1]&~r[2]&~r[3])
                        next=A;
                end
                B:next=r[1]?B:A;
                C:next=r[2]?C:A;
                D:next=r[3]?D:A;
            endcase
        end
    assign g[1]=(state==B);
    assign g[2]=(state==C);
    assign g[3]=(state==D);
endmodule

3.2.5.32 Q2b：Another FSM
问题陈述：

考虑一个有限状态机，用来控制某种类型的电机。FSM有来自电机的输入x和y，产生控制电机的输出f和g。还有一个时钟输入叫做clk和一个重置输入叫做resetn。
FSM的工作原理如下:只要重置输入被置位，FSM就保持在开始状态，称为状态A。当重置信号无效时，在下一个时钟边缘之后，FSM必须在一个时钟周期内将输出f设置为1。然后，FSM需要监控x的输入。当x在三个连续的时钟周期中产生值1,0,1时，那么g应该在下一个时钟周期中设置为1。当保持g = 1时，FSM必须监视y输入。如果y在最多两个时钟周期内设置为1，则FSM应永久保持g = 1(即直到复位)。但是如果y在两个时钟周期内没有变成1，那么FSM应该永久设置g = 0(直到重置)。

(最初的考试题目只要求一个状态图。但在这里，要实施FSM。)

Verilog代码：

module top_module (
    input clk,
    input resetn,    // active-low synchronous reset
    input x,
    input y,
    output f,
    output g
); 
	parameter IDEL=4'd0,START=4'd1,A=4'd2,B=4'd3,C=4'd4,D=4'd5,E=4'd6,FONE=4'd7,FZERO=4'd8;
    reg[3:0]state,next;
    always@(posedge clk)
        begin
            if(!resetn)
                state<=IDEL;
            else
                state<=next;
        end
    always@(*)
        begin
            case(state)
                IDEL:next=START;
                START:next=A;
                A:next=x?B:A;
                B:next=x?B:C;
                C:next=x?D:A;
                D:next=y?FONE:E;
                E:next=y?FONE:FZERO;
                FONE:next=FONE;
                FZERO:next=FZERO;
            endcase
        end
    assign f=(state==START);
    assign g=((state==D)||(state==E)||(state==FONE));
                    
endmodule
小菜鸡-木子
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Q8:Design a Mealy FSM（Exams/ece241 2013 q8）
weixin_42799603的博客
06-21 384
题目 Implement a Mealy-type finite state machine that recognizes the sequence “101” on an input signal named x. Your FSM should have an output signal, z, that is asserted to logic-1 when the “101” sequence is detected. Your FSM should also have an active-low
HDLBits Verilog编程题139 Mealy状态机时序检测设计
Utopia_sy的博客
04-08 1050
Mearly状态机时序检测设计 139.Exams/ece241 2013 q8（Q8:Design a Mealy FSM） 原题：Implement a Mealy-type finite state machine that recognizes the sequence “101” on an input signal named x. Your FSM should have an ou...
HDLBits：状态机之“Q2b: Another FSM”
ZeldaL的博客
04-22 340
题链接：Exams/2013 q2bfsm - HDLBits (01xz.net) 题目： Consider a finite state machine that is used to control some type of motor. The FSM has inputsxandy, which come from the motor, and produces outputsfandg, which control the motor. There is also a c...
10.5 design a mealy FSM
He_wowo的博客
10-06 185
module top_module ( input clk, input aresetn, // Asynchronous active-low reset input x, output z ); parameter data0 = 0, data1 = 1, data2 = 2; reg [1:0] state, next; always @(*) begin case (state) ...
hdlbits mealy fsm
gonnabojiang的博客
07-25 160
Implement a Mealy-type finite state machine that recognizes the sequence “101” on an input signal named x. Your FSM should have an output signal, z, that is asserted to logic-1 when the “101” sequence is detected. Your FSM should also have an active-low as
HDLbits---Exams/ece241 2013 q8
博主毕竟还是人，肯定会有错误，各位看的时候发现错误提出来就好
04-19 503
HDLbits—Exams/ece241 2013 q8 这道题目就是一道mealy型状态机序列检测的问题，检测“101”序列。之前那道序列检测的题想要尽可能化简状态，可能得改变下思路。 module top_module ( input clk, input aresetn, // Asynchronous active-low reset input x, output z ); reg [1:0] state,next_state; parame
FSM_Mealy_fsm_mealy_
09-29
**FSM_Mealy_fsm_mealy_：FPGA上的Mealy型状态机设计与Verilog实现** 在数字逻辑设计中，有限状态机（Finite State Machine, FSM）是一种重要的概念，用于控制系统的序列行为。在本项目中，我们将深入探讨Mealy型...
刘紫檀Lab10实验报告：Mealy与Moore FSM序列检测器
实验分为两个部分，主要目标是使用Mealy型和Moore型有限状态机(FSM)设计序列检测器。在1-1部分，需用三段式Mealy型FSM实现一个序列检测器，当输入连续的1的个数为3的倍数时，输出为1；否则输出为0。在2-1部分，则...
电子电路设计训练数字部分（Verilog）：第六讲 FSM有限状态机.ppt
06-28
电子电路设计中的有限状态机（Finite State Machine，FSM）是数字系统控制逻辑的核心，特别是在Verilog HDL中，它是构建复杂数字逻辑系统的关键工具。第六讲主要介绍了FSM的基本概念、设计方法以及如何使用Verilog...
hdlbits Design a Moore FSM 设计有限状态机
Rui__Wang的博客
02-16 438
DesignaMooreFSM 一个巨大的水库服务几个用户。为了保持水位足够高，三个传感器以5英寸的间距水平放置。当水位超过最高水位线S3，输入水流速度应该为0。当水位线小于最低水位线S1，流速应该开到最大，标称流量阀和补充流量阀都应该打开。当水位线在高和低传感器之间时，水流速度被以下两个因素影响：1.现在水位线2.水位线前于最后传感器的改变。每一个水位线有一个标称流速，在下表展示。如果传感器变化表明 上一时刻水位线比当前水位线更低，标称流速应该发生。如果前一水位线高于现在水位线，这一流量应该是由补...
状态机实现序列检测
04-01
通过状态机实现序列检测，对10010进行检测，可实现重叠序列的检测，整程序用verilog实现
HDLBits 系列（33）Sequence Recognition with Mealy FSM
Reborn Lee
12-09 1728
目录 原题复现 状态转移图 我的设计 测试 原题复现 原题重现： Implement a Mealy-type finite state machine that recognizes the sequence "101" on an input signal named x. Your FSM should have an output signal, z, that is as...
HDLBits-Design a Moore FSM
qq_40996256的博客
08-19 599
题目： 题意： 一个水库，三个探头S1，S2，S3，两个水流控制器，一个FR3到FR1，一个DFR，水位被这三个探头分成了四个档，第一个水流控制器何时开关如表所示，第二个水流控制器的开关由前后水位的比较来决定，只有水位变低了才会打开。 状态转移图： 代码： module top_module ( input clk, input reset, input [3:1] s, output fr3, output fr2, output fr1
HDLBits-Circuits学习小结（十）有限状态机终章（Q8~Q2b）
Ryzen3的博客
10-25 984
目录1 设计一个Mealy型的有限状态机2 Serial 2's complementer2.1 Serial 2's complementer(Moore)2.2 Serial two's complementer(Mealy FSM) 1 设计一个Mealy型的有限状态机 实现一个 mealy 类型的有限状态机，它可以识别输入信号 x 上的序列“101”。当检测到“101”序列时，FSM 应该有一个输出信号 z，这个信号被断言为逻辑 -1。您的 FSM 还应该有一个活动-低异步复位。在状态机中可能只有
HDLbits 记录_Q135 Design a Mealy FSM / Exams/ece241 2013 q8
烂泥_的博客
10-11 137
Q135 Design a Mealy FSM / Exams/ece241 2013 q8
HDLBits刷题（Design a Moore FSM~One-hot FSM)
weixin_57520386的博客
11-18 255
除了行走和跌倒，旅鼠有时还会被告知做一些有用的事情，比如挖(当dig=1时，旅鼠开始挖)。如果旅鼠正在地面上行走(ground=1且没有下落)，它可以挖洞，并会继续挖掘直到另一边(ground=0)。)，然后当它再次着地时，继续朝原来的方向走。特别地，如果旅鼠下落超过20个时钟周期撞到地面，它会飞溅并停止行走、下落或挖掘(所有4个输出都变成0)，直到永远(或直到FSM重置)。下落时被碰撞并不影响行走方向，在地面消失(但尚未下落)的同一周期中被碰撞，或在下落时地面再次出现，也不影响行走方向。
HDLBits学习------Problem 138~150
xyx0610的博客
11-22 586
参考链接：HDLBits导学 Problem 138Q8: Design a Mealy FSM 问题：实现一个Mealy类型的有限状态机，识别序列“101”，输入信号为x 。您的 FSM 应该有一个输出信号z，当检测到“101”序列时，该信号输出逻辑 1。您的 FSM 还应该有一个低电平有效的异步复位。您的状态机中可能只有 3 个状态。您的 FSM 应该识别重叠序列 解决： module top_module ( input clk, input...
Verilog专题（三十二）101 Sequence Recognition Mealy FSM（101序列识别状态机）
Andy_ICer的博客
08-01 1035
Verilog专题（三十二）101 Sequence Recognition Mealy FSM（101序列识别状态机）
HDLBits个人刷题详解合集15-Circuits-Sequential Logic-Finite State Machines2-HDBits题目分析
最新发布
weixin_49100631的博客
01-09 254
HDLBits个人刷题详解合集15-Circuits-Sequential Logic-Finite State Machines2-HDBits题目分析
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