【基本MOS逻辑单元学习（动态CMOS逻辑电路一）】

学习目标：

在学习过动态MOS反相器后，进一步学习一下动态MOS逻辑电路。

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学习内容：

1.动态MOS逻辑电路
与静态MOS反相器的构成类似，在静态MOS电路上加一直门控管，一次来形成动态MOS电路。
基本原则：共用负载；输入管串联构成“与”逻辑，输入管并联构成“或”逻辑。
当门控管与负载管由同一时钟控制时，构成动态有比MOS逻辑电路，分别使用两相非重叠时钟控制时，构成动态无比MOS逻辑电路。

当输出低电平时，存在门控管（输入管）与负载管同时导通的问题。

当输出低电平时，CP1为低，负载管截止，CP2为高，不存在同时导通现象。
CMOS电路由一个NMOS逻辑模块和一个PMOS逻辑模块构成，且两模块之间相互独立并且具有完全相同的逻辑功能。
由此衍生出新的电路形式： 伪NMOS逻辑：NMOS逻辑模块+PMOS有源负载； 伪PMOS逻辑：PMOS逻辑模块+NMOS有源负载；
以NMOS动态逻辑管为例，电路由一个NMOS模块、受时钟控制的PMOS负载管构成。 工作原理分为两个阶段：预充电期和赋值期。
预充电期：时钟为低，有源负载PMOS导通，NMOS模块截止，输出节点预制高电平（此时并不为输出高电平）。
赋值期：时钟为高，PMOS管截止，NMOS模块激活，输出节点根据NMOS逻辑模块获取逻辑值，即根据NMOS模块状态，来确定节点的高电平是否要保留。

2.动态CMOS门电路的级联：
如果将两基本的动态逻辑门进行简单的连接，将存在严重的问题，以NMOS为例，如下图，预制的高电平时，下一级NMOS逻辑块会直接导通，在下一个时钟信号激活上一级的NMOS块（实为截止PMOS块）之前，高电平就已经通过下一级的NMOS块对地放电，即是，赋值信号的传输存在延时，在赋值信号到来前，节点高电平已经发生流失，造成逻辑错误。

为解决逻辑错误的问题，有两种方式。

• 1.采用两相非重叠时钟，将前后逻辑门的预充电和逻辑时间错开。
  上一级预充电的电平会被下一级门控锁存起来。

• 2.采用NMOS、PMOS交替级联的方式（多米诺逻辑电路） 由于上一级的预充电电平对应下一级的逻辑输入管为截止信号，所以不会发生信号流失，因此赋值延迟不会发生逻辑错误。
  在级联相同门时，利用CMOS反相器进行缓冲，以在逻辑电路完成计算之前，下一级的同类逻辑模块不会导通