详解AXI4-Stream接口（3）--AXI4 STREAM DATA FIFO IP的使用

已于 2023-09-09 15:50:46 修改
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分类专栏： FPGA接口与协议 文章标签： fpga verilog fifo IP Xilinx
于 2021-11-23 14:17:32 首次发布
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目录

1、AXI4 STREAM DATA FIFO是什么？

2、自己编写的仿真验证

3、官方例程仿真

1、AXI4 STREAM DATA FIFO是什么？

        IP核----AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列（FIFO），不过输入输出接口均为AXIS接口。可用在数据缓存，跨时钟域传输等各类场景。搭载的AXIS接口方便了模块移植，比较适合SOC系统。

        在IP catalog搜索，AXI4 STREAM DATA FIFO，再双击出现其配置界面：

        点击documentation--product guide有XILINX提供的IP手册，需要注意的是这个IP的手册是和其他多个IP构成的一个手册，所以内容不是特别详尽。 

该IP的参数如下：

        Component Name：自己例化的IP名称，根据自己需求来命名即可

        FIFO Depth：FIFO深度，可选择范围16 and 32768，我们这里设置32

        Memory type：实现FIFO的RAM类型，一般选择自动auto即可

        Independent：是否选择独立时钟，即同步FIFO或者异步FIFO，我们这里不搞复杂了ÿ

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