DDS波形发生器Verilog代码vivado仿真

名称：DDS波形发生器Verilog代码vivado仿真（文末获取）

软件：vivado

语言：Verilog

代码功能：

DDS波形发生器

1、输出正弦波、方波、三角波

2、可以控制输出波形的频率

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

wave_select=01输出sin ，frequency控制输出波形频率，值越大，频率越大

wave_select=10输出方波，frequency控制输出波形频率，值越大，频率越大

wave_select=11输出三角波，frequency控制输出波形频率，值越大，频率越大

部分代码展示:

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/04/18 14:26:39
// Design Name: 
// Module Name: DDS_top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//
module DDS_top(
    input clk_50M,
    input [1:0] wave_select,//01输出sin，10输出方波，11输出三角波
    input [7:0] frequency,//频率控制字，控制输出波形频率，值越大，频率越大
    output [7:0] wave//输出波形
    );
wire [9:0] addra;
wire [7:0] douta_fangbo;
wire [7:0] douta_sanjiao;
wire [7:0] douta_sin;
wire [7:0] douta_juchi;
//方波ROM
fangbo_ROM i_fangbo_ROM (
      .clka(clk_50M),    // input wire clka
      .addra(addra),  // input wire [9 : 0] addra
      .douta(douta_fangbo)  // output wire [7 : 0] douta
    );
//三角波ROM
sanjiao_ROM i_sanjiao_ROM (
  .clka(clk_50M),    // input wire clka
  .addra(addra),  // input wire [9 : 0] addra
  .douta(douta_sanjiao)  // output wire [7 : 0] douta
);
//sin波ROM
sin_ROM i_sin_ROM (
  .clka(clk_50M),    // input wire clka
  .addra(addra),  // input wire [9 : 0] addra
  .douta(douta_sin)  // output wire [7 : 0] douta
);
juchi_ROM i_juchi_ROM (
      .clka(clk_50M),    // input wire clka
      .addra(addra),  // input wire [9 : 0] addra
      .douta(douta_juchi)  // output wire [7 : 0] douta
    );
//频率累加器
Frequency_ctrl i_Frequency_ctrl(
. clk_50M(clk_50M),
. frequency(frequency),//频率控制字
. addra(addra)//输出地址
    );
    
//波形选择控制
wave_sel i_wave_sel(
. clk_50M(clk_50M),
. wave_select(wave_select),//01输出sin，10输出方波，11输出三角波
. douta_fangbo(douta_fangbo),//方波
. douta_sanjiao(douta_sanjiao),//三角
. douta_sin(douta_sin),    //正弦   
. douta_juchi(douta_juchi),    //
. wave(wave)//输出波形    
    );
endmodule

源代码

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