8输入同或门设计VHDL代码Quartus仿真

hudezaiwu

已于 2024-01-12 15:16:01 修改

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文章标签： fpga开发

于 2024-01-12 10:18:55 首次发布

本文链接：https://blog.csdn.net/xiakunpei123/article/details/135545939

版权

名称：8输入同或门设计VHDL代码Quartus仿真(文末获取）

软件：Quartus

语言：VHDL

代码功能：

8输入同或门设计

要求：设计8输入同或门，输入全为0或者全为1则输出为1，否则输出为0。

使用VHDL语言描述。

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图（根据程序自动生成）

5. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY XNOR_8 IS
   PORT (
      in_1    : IN STD_LOGIC;--输入1
      in_2    : IN STD_LOGIC;--输入2
      in_3    : IN STD_LOGIC;--输入3
      in_4    : IN STD_LOGIC;--输入4
      in_5    : IN STD_LOGIC;--输入5
      in_6    : IN STD_LOGIC;--输入6
      in_7    : IN STD_LOGIC;--输入7
      in_8    : IN STD_LOGIC;--输入8
      xnor_o  : OUT STD_LOGIC--输出同或结果
   );
END XNOR_8;