基于FPGA的空调控制器设计VHDL代码Quartus仿真

最新推荐文章于 2024-06-07 23:17:16 发布
最新推荐文章于 2024-06-07 23:17:16 发布
阅读量419 收藏 7
点赞数 5
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/xiakunpei123/article/details/138968040
版权

名称：基于FPGA的空调控制器设计VHDL代码Quartus仿真（文末获取）

软件：Quartus

语言：VHDL

代码功能：

设计可调控制器，具有以下功能：

1、启动定时

2、设置时间

3、设置模式，制热制冷

4、按键控制温度加

5、按键控制温度减

6、倒计时结束提示

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真文件

5. 仿真图

整体仿真

设置时间为2小时，设置模式为制冷，cool_signal=1，设置温度为22度，按下timming信号开始定时.

倒计时

倒计时结束，end_reminder拉高提示

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
ENTITY air_conditioner IS
   PORT (
      clk_1Hz            : IN STD_LOGIC;
      timing             : IN STD_LOGIC;--启动定时
      time_set           : IN STD_LOGIC;--设置时间
      mode_set           : IN STD_LOGIC;--设置模式，制热制冷
      cool_signal        : OUT STD_LOGIC;--冷风
      hot_signal         : OUT STD_LOGIC;--热风
      temperature_add    : IN STD_LOGIC;--温度加
      temperature_sub    : IN STD_LOGIC;--温度减
      end_reminder       : OUT STD_LOGIC;--倒计时结束提示
      temperature_H_HEX  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管
      temperature_L_HEX  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管
      min_shi_HEX        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管
      min_ge_HEX         : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管
      hour_shi_HEX       : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管
      hour_ge_HEX        : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管
   );
END air_conditioner;
ARCHITECTURE behave OF air_conditioner IS
   TYPE State_type IS (s_idle, s_timing,s_end);  -- 定义状态
   SIGNAL state : State_Type;    -- 创建信号
   SIGNAL temperature_H : STD_LOGIC_VECTOR(3 DOWNTO 0):="0010";
   SIGNAL temperature_L : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000";
   SIGNAL sec_shi       : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL sec_ge        : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL min_shi       : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL min_ge        : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL hour_shi      : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL hour_ge       : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL mode          : STD_LOGIC := '0';
   
   SIGNAL count         : STD_LOGIC_VECTOR(7 DOWNTO 0) := "00000000";
BEGIN
   PROCESS (clk_1Hz)--设置温度
   BEGIN
      IF (clk_1Hz'EVENT AND clk_1Hz = '1') THEN
         IF (temperature_add = '1') THEN
            IF (temperature_H = "0011" AND temperature_L = "0101") THEN--温度最高35
               temperature_H <= "0011";
               temperature_L <= "0101";
            ELSIF (temperature_L = "1001") THEN--个位9
               temperature_H <= temperature_H + "0001";--十位加1
               temperature_L <= "0000";
            ELSE
               temperature_H <= temperature_H;
               temperature_L <= temperature_L + "0001";--个位加1
            END IF;
         ELSIF (temperature_sub = '1') THEN
            IF (temperature_H = "0001" AND temperature_L = "0000") THEN--最低10度
               temperature_H <= "0001";
               temperature_L <= "0000";
            ELSIF (temperature_L = "0000") THEN--个位0
               temperature_H <= temperature_H - "0001";--十位减1
               temperature_L <= "1001";
            ELSE
               temperature_H <= temperature_H;
               temperature_L <= temperature_L - "0001";--个位减1
            END IF;
         END IF;
      END IF;
   END PROCESS;
   
   PROCESS (clk_1Hz)
   BEGIN
      IF (clk_1Hz'EVENT AND clk_1Hz = '1') THEN
         IF (mode_set = '1') THEN
            mode <= NOT(mode);--设置模式
         END IF;
      END IF;
   END PROCESS;
   
   cool_signal <= '1' WHEN (mode = '0') ELSE--制冷
                  '0';
   hot_signal <= '1' WHEN (mode = '1') ELSE--制热
                 '0';
   
--倒计时状态机
PROCESS (clk_1Hz)
   BEGIN
      IF (clk_1Hz'EVENT AND clk_1Hz = '1') THEN
         CASE state IS
            WHEN s_idle =>
               IF (timing = '1') THEN--启动倒计时
                  state <= s_timing;
               ELSE
                  state <= s_idle;
               END IF;
            WHEN s_timing =>--倒计时状态
               IF (hour_shi = "0000" AND hour_ge = "0000" AND min_shi = "0000" AND min_ge = "0000") THEN
                  state <= s_end;
               ELSE
                  state <= s_timing;
               END IF;
            WHEN s_end =>--倒计时结束
               IF (count > "00001010") THEN--结束提示持续10s
                  state <= s_idle;
               ELSE
                  state <= s_end;
               END IF;
            WHEN OTHERS =>
         END CASE;
      END IF;
   END PROCESS;
   
   
   PROCESS (clk_1Hz)
   BEGIN
      IF (clk_1Hz'EVENT AND clk_1Hz = '1') THEN
         IF (state = s_end) THEN
            count <= count + "00000001";
            end_reminder <= '1';----结束提示持续10s
         ELSE
            count <= "00000000";
            end_reminder <= '0';
         END IF;
      END IF;
   END PROCESS;
   
   --计时
   PROCESS (clk_1Hz)
   BEGIN
      IF (clk_1Hz'EVENT AND clk_1Hz = '1') THEN
         CASE state IS
            WHEN s_idle =>
               IF (time_set = '1') THEN--设置时间
                  IF (hour_shi = "0010" AND hour_ge = "0011") THEN--23h回0
                     hour_shi <= "0000";
                     hour_ge <= "0000";
                  ELSIF (hour_ge = "1001") THEN--9
                     hour_shi <= hour_shi + "0001";--+1
                     hour_ge <= "0000";
                  ELSE
                     hour_shi <= hour_shi;
                     hour_ge <= hour_ge + "0001";--+1
                  END IF;
               END IF;
            WHEN s_timing =>--倒计时
               IF (hour_shi = "0000" AND hour_ge = "0000" AND min_shi = "0000" AND min_ge = "0000" AND sec_shi = "0000" AND sec_ge = "0000") THEN
                  hour_shi <= "0000";
                  hour_ge <= "0000";
                  min_shi <= "0000";
                  min_ge <= "0000";
                  sec_shi <= "0000";
                  sec_ge <= "0000";
               ELSIF (hour_ge = "0000" AND min_shi = "0000" AND min_ge = "0000" AND sec_shi = "0000" AND sec_ge = "0000") THEN
                  hour_shi <= hour_shi - "0001";
                  hour_ge <= "1001";
                  min_shi <= "0101";
                  min_ge <= "1001";
                  sec_shi <= "0101";
                  sec_ge <= "1001";
               ELSIF (min_shi = "0000" AND min_ge = "0000" AND sec_shi = "0000" AND sec_ge = "0000") THEN
                  hour_shi <= hour_shi;
                  hour_ge <= hour_ge - "0001";
                  min_shi <= "0101";
                  min_ge <= "1001";
                  sec_shi <= "0101";
                  sec_ge <= "1001";
               ELSIF (min_ge = "0000" AND sec_shi = "0000" AND sec_ge = "0000") THEN
                  hour_shi <= hour_shi;
                  hour_ge <= hour_ge;
                  min_shi <= min_shi - "0001";
                  min_ge <= "1001";
                  sec_shi <= "0101";
                  sec_ge <= "1001";
               ELSIF (sec_shi = "0000" AND sec_ge = "0000") THEN
                  hour_shi <= hour_shi;
                  hour_ge <= hour_ge;
                  min_shi <= min_shi;
                  min_ge <= min_ge - "0001";
                  sec_shi <= "0101";
                  sec_ge <= "1001";
               ELSIF (sec_ge = "0000") THEN
                  hour_shi <= hour_shi;
                  hour_ge <= hour_ge;
                  min_shi <= min_shi;
                  min_ge <= min_ge;
                  sec_shi <= sec_shi - "0001";
                  sec_ge <= "1001";
               ELSE
                  hour_shi <= hour_shi;
                  hour_ge <= hour_ge;
                  min_shi <= min_shi;
                  min_ge <= min_ge;
                  sec_shi <= sec_shi;
                  sec_ge <= sec_ge - "0001";
               END IF;
            WHEN OTHERS =>
         END CASE;
      END IF;
   END PROCESS;
   
   --数码管段选
   PROCESS (temperature_H)
   BEGIN
      CASE temperature_H IS
         WHEN "0000" =>
            temperature_H_HEX <= "11000000";
         WHEN "0001" =>
            temperature_H_HEX <= "11111001";
         WHEN "0010" =>
            temperature_H_HEX <= "10100100";
         WHEN "0011" =>
            temperature_H_HEX <= "10110000";
         WHEN "0100" =>
            temperature_H_HEX <= "10011001";
         WHEN "0101" =>
            temperature_H_HEX <= "10010010";
         WHEN "0110" =>
            temperature_H_HEX <= "10000010";
         WHEN "0111" =>
            temperature_H_HEX <= "11111000";
         WHEN "1000" =>
            temperature_H_HEX <= "10000000";
         WHEN "1001" =>
            temperature_H_HEX <= "10010000";
         WHEN OTHERS =>
      END CASE;
   END PROCESS;
源代码

 扫描文章末尾的公众号二维码

hudezaiwu
关注
  • 5
    点赞
  • 踩
  • 7
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
基于FPGA的任意波形发生器,vhdl编程，quartusii工程，modelsim仿真
04-18
基于FPGA的任意波形发生器,vhdl编程，quartusii工程，modelsim仿真
基于VHDL以及QuartusII的按键去抖
03-14
基于VHDL以及QuartusII的按键去抖
基于VHDL以及QuartusII的8421加法器
03-14
基于VHDL以及QuartusII的8421加法器
基于FPGA的智能控制器设计及测试方法研究
01-19
摘要：通过模糊自整定PID控制器的设计，本文提出了一种基于VHDL描述、DSP Builder和Modelsim混合仿真、FPGA实现的智能控制器设计及测试新方法。首先，通过MATLAB仿真，得出智能控制器的结构和参数。然后，基于VHDL进行智能控制器的数字化实现及其开环测试。在此基础上，通过分析一般智能控制器的测试特点，采用DSP Builder构建闭环测试系统，Modelsim运行DSP Builder生成文件来验证QuartusII中所做VHDL设计的测试方法。实验表明，该测试方法能有效模拟控制器的激励输入信号，适用于需闭环测试检验控制品质的智能控制器设计。 1 引 言 　　随着市
基于VHDL的洗衣机控制器的设计
04-16
为降低设计成本，缩短设计周期，提出一种基于VHDL的洗衣机控制器的设计方案。该方案采用模块化的设计思想，并使用状态机完成控制模块的设计。整个系统在QuartusⅡ开发平台上完成设计、编译和仿真，并在FPGA硬件实验箱上进行测试。仿真波形和测试结果均表明该设计方案切实可行。
基于FPGA的比较器设计VHDL代码Quartus仿真
xiakunpei123的博客
05-11 693
比较器设计。 对输入的三个三位二进制数进行比较，数码管显示相应的输入值，对三次输入的数进行比较，最后数码管显示比较得到的大值。启用最左边的三个LED灯，若第一个数大，LED0点亮并以1秒的频率闪烁，若第二个数大，LED1点亮并以1秒的频率闪烁，若第三个数大，LED2点亮并以1秒的频率闪烁
基于FPGA的计数器设计VHDL代码Quartus仿真
xiakunpei123的博客
05-09 343
代码功能： 期末考核 设计一个异步清零同步置可逆计数器,要求如下: 1.计数范围:0~N,N为 ... 2.具有工作模式控制端:复位端、预置数控制端、计数使能端,计数方式控制端(控制递增或递减计数),并需要给出功能表 3.设计完后进行功能仿真,并结合功能表对仿真结果进行分析。
基于FPGA的数字电子钟VHDL代码Quartus仿真
RTLcoder的博客
05-07 808
代码功能： 数字电子钟 1)设计一个能显示秒、分、时的24小时数字钟 2)用数码管显示出时，分，秒，复位显示00:00:00 3)通过按键可对时，分，秒进行设置
基于FPGA的简易计算器设计VHDL代码Quartus仿真
xiakunpei123的博客
05-13 989
设计要求: 1.系统主要外设:矩阵键盘(4×4)、数码管6个、系统时钟(50MHz); 2.系统主要功能:可以实现十位以内的加、减、乘、除运算;用户通过矩阵键盘进行输入,并用数码管来显示当前的输入数值和最终的计算结果。 *备注:矩阵键盘大小为4×4,可以自行设计每个按键的功能
可编程硬件描述语言VHDL Quartus三八译码器源代码.pdf
08-20
VHDL 语言广泛应用于数字电路设计中，例如在 FPGA、ASIC 和微控制器等领域。使用 VHDL 语言可以提高设计效率，降低设计难度，并且可以实现复杂的数字电路设计。 知识点八： Quartus 平台在数字电路设计中的应用 ...
基于FPGA的AD7705输入VHDL代码Quartus仿真
xiakunpei123的博客
05-20 293
AD7705输入,(4000-输入)7(仿真输出=学号后3位),8位∪ART发送输出。 每位交一个pdf文档,联系应用井至少比较一种不同方案进行方案分析。
学习型红外遥控器的FPGA设计与实现
FPGA/MATLAB学习教程/源码/项目合作开发
05-21 2205
1.问题描述： 振荡电路提供系统工作时钟和常用的38K站空比为1:3的载波，键扫描输入输出电路与SEL输入口形成用户码与键码，并由码产生电路形成待发射数据，在输出控制电路控制下，通过REMO输出口由红外线输出。在遥控器发射的每帧数据中，包括引导码，用户码，和键码三个部分。并采用脉冲位置调制方式（PPM）区分“1”和“0”，脉冲的宽度，脉冲间的时间间隔的大小，每帧数据所包含的位数以及引导码高低电平的时间宽度的不同，为不同的发码格式，常用的如NEC6122格式。 NEC6122格式如下所示： .
verilog 232串口通信程序
wangjie36的博客
06-07 37
通常串口的一次发送或接收由四个部分组成：起始位S、数据位D0~D7（一般为 6 位~8 位之间可变，数据低位在前）、校验位（奇校验、偶检验或不需要校验位）、停止位（通常为1位、1.5位、2位）。在一次串口通信过程中，数据接收与发送双方没有共享时钟，因此，双方必须协商好数据传输波特率。通常对串口进行数据采样，采用更高频的时钟。具体的工作流程为：发送端按照预先设定好的波特率，发送起始位（Start）+数据位（data）+奇偶校验位+结束位。起始位为逻辑 0，结束位为逻辑 1，发送端在空闲状态为 1。
FPGA SPI采集ADC7606数据
wangjie36的博客
06-07 30
当数据完成转换后，CS为电平期间，每个时钟的上升沿完成数据的采样，这里有一个FRSTDATA的表中，代 表每次转换的第一个数据，这里实际可以不用这个信号，因为每次CS之后的第一个上升沿时钟我们就是开始采样数据,每16次完成一路ADC的采集。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。在5us的采样周期内，可以看到convsta/convsta从高到低后,AD转换开始，busy信号变高，之后CS变低，可以看到CS的结束在busy信号后，所以可以确保最后读取的数据时已经转换好的数据。
关于AD9781芯片的说明以及FPGA控制实现 I
最新发布
qq_34895681的博客
06-07 575
本文对芯片AD9781芯片进行说明，并完成AD9781的FPGA驱动实现。AD9781是一款高性能数字模拟转换器（DAC），由Analog Devices公司生产，具备12/14/16位分辨率和高达500 MSPS的采样率，适用于无线基础设施、宽带通信、射频信号发生器和任意波形发生器等多种应用。
FPGA新起点V1开发板（十）——按键控制LED
一个电子信息嵌入式的学习笔记
06-04 202
FPGA新起点V1开发板（十）——按键控制LED
VCS基本仿真
kamo
06-04 221
第二种是将多个verilog文件的文件路径整理在一个文件中，然后进行仿真；2. 第二种将多个verilog文件的文件路径整理在一个文件中，然后进行仿真。第一种是将verilog文件一个一个敲在终端上进行仿真；2.1 将verilog文件路径放在一个文件中，文件命名为file.f。2.3 编译后，再进行仿真，图形化界面和输出波形与第一种方法类似。第三种是利用makefile文件进行仿真；在存在verilog文件的文件夹内，打开终端，输入以下命令。3.2 再进行编译，打开终端，输入。3.3 再进行仿真，输入。
RGMII接口---＞(001)FPGA实现RGMII接口(一)
2401_84405631的博客
05-31 220
（a）FPGA（Field Programmable Gate Array）是在PAL （可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。（b）FPGA工程师就业应用于通信、航空航天、汽车电子，还是人工智能、物联网等新兴领域。
电梯控制器的设计quartus
05-12
电梯控制器是现代化公寓、办公大厦、商场等建筑物必备的一个关键系统，它控制着电梯的运行、安全以及运行效率等多种方面。在电梯控制器的设计中，一个重要的工具就是Quartus，Quartus是业内知名的可编程逻辑设备（FPGA）编程软件。 设计电梯控制器需要一定的知识技能，例如电子工程、计算机科学等方面的知识。在实际应用中，常常需要使用可编程逻辑器件（FPGA）进行编程，在这种情况下，Quartus是一种非常重要的工具。利用Quartus，我们可以直接将设计好的电梯控制器逻辑图进行编程，实现控制器的低延迟、高可靠等特点。 使用Quartus进行电梯控制器的设计，首先需要完成逻辑电路的设计，即对电梯控制器的功能、输入输出等进行定义，以及完成各种逻辑门、时序电路等电路的设计。在Quartus中，可以采用VHDL、Verilog等多种编程语言进行代码编写，这些代码可以直接转换为可编程逻辑器件的配置文件。在完成代码编写后，需要进行仿真和调试，以确保电梯控制器的功能和性能完全符合要求。 总之，Quartus是电梯控制器设计过程中不可或缺的工具，它的高效性能和强大的编程功能为电梯控制器设计师提供了极大的便利。通过Quartus，设计师可以快速、准确地实现电梯控制器的设计，并且确保该电梯控制器具有高可靠性、高性能等特点，从而为用户提供更好的使用体验。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值