今天在仿真模型中遇到以下几对关键词
`celldefine
`delay_mode_path
`suppress_faults`
enable_portfaults
.......
specify
......
(DET=>IO)=(0.010:0.010:0.010, 0.010:0.010:0.010);
endspecify
`nosuppress_faults
`disable_portfaults`
`endcelldefine
此为pad的Verilog仿真模型,可仿真可综合,使用celldefine可以把此module作为Verilog中的一个基本单元,从波形中去除。