3 语言要素——编译指令
编译指令
以`(反引号)开始的某些标识符是编译器指令。在 Verilog 语言编译时,特定的编译器指
令在整个编译过程中有效(编译过程可跨越多个文件),直到遇到其它的不同编译程序指令。
完整的标准编译器指令如下 :
• `define, `undef
• `ifdef, `else, `endif
• `default_nettype
• `include
• `resetall
• `timescale
• `unconnected_drive, `nounconnected_drive
• `celldefine, `endcelldefine
1 define,
undef
2 ifdef、
else 和`endif
3 `default_nettype
4 `include
5 `resetall
6 `timescale