HLS编程环境入门

最新推荐文章于 2023-05-22 15:10:54 发布
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HLS编程实践

一、HLS是什么？与VHDL/Verilog有什么关系?

（一）HLS简介

高层次综合（High-level Synthesis）简称 HLS，指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构，以及编写对应的测试激励，借助高层次综合工具，配合高阶约束文件及优化指令自动转换成低抽象级语言（VHDL/Verilog）描述的电路模型的过程。

（二）HLS的特点

使用高层语言对系统建模，可以将代码密度压缩7到10倍
高层语言能促进IP重用的效率
HLS能帮助软件和算法工程师参与、甚至主导芯片或FPGA设计

二、 HLS有哪些关键技术问题？目前存在什么技术局限性？

（一）HLS的关键技术问题

1、字长分析和优化
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度（如常见的 32 位或 64 位）的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。
2、循环优化
循环优化一直是 HLS 优化方法的研究重点和热点，因为这是将原本顺序执行的高层软件循环有效映射到并行执行的硬件架构的重点环节。
一个流行的循环优化方法，就是所谓的多面体模型，即 Polyh

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MultifloraRose
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高层次综合（High-level Synthesis）简称 HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括 C、C++、SystemC 等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如 Verilog、VHDL、SystemVerilog 等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前 ASIC 或 FPGA 设计最为普遍使用的电路建模和描述方法。
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使用 Verilog、SystemVerilog、VHDL、SystemC、HLS（C++、OpenCL） 此存储库的想法是在 Verilog、SystemVerilog、VHDL、SystemC、HLS(C++、OpenCL) 中构建各种抽象级别的硬件模型：逻辑、RTL、TLM 和行为/算法。此外，尽可能将重点放在制作以下硬件模型上： 通用、可重用和便携 使用设计和编码的最佳实践构建 通过简单的握手接口或作为 AXI 等行业标准总线接口上的内存映射主/从 IP 可集成到更大的设计中 脚本驱动 C 模拟（黄金参考刺激响应生成） C/RTL 协同仿真（使用测试台进行预综合或 RTL 功能验证） IP 导出和 IP 集成（内存映射主/从） 设计约束规范（时钟、I/O 引脚约束） 逻辑综合 使用测试台进行综合后或门级功能验证 技术映射 布局和布线 时序分析与收敛 报告（波形转储、时序、面积、功率
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用Python写Verilog(非HLS)
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