Quartus和modelsim联合仿真
一、实验目的
Quartus+modelsim的联合仿真
二、实验过程
1、打开quartus新建一个工程
2、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成
3、打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中
module test(
input wire [7:0] a,
input wire [7:0] b,
output reg [8:0] out
);
always @ ()begin
out = a+b;
end
endmodule
Quartus和modelsim联合仿真
一、实验目的
Quartus+modelsim的联合仿真
二、实验过程
1、打开quartus新建一个工程
2、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成
3、打开Verilog,将我们写的代码输入并保存在自己刚才保存的文件夹中
module test(
input wire [7:0] a,
input wire [7:0] b,
output reg [8:0] out
);
always @ ()begin
out = a+b;
end
endmodule
4、选择processing中的start中的Start Text Bench Writer
并进行编译,找到自动生成的text benc