SSD的存储介质是什么，它就是NAND闪存。那你知道NAND闪存是怎么工作的吗？其实，它就是由很多个晶体管组成的。这些晶体管里面存储着电荷，代表着我们的二进制数据，要么是“0”，要么是“1”。
目前业内3D-NAND工艺架构主要分为两个阵营，一个阵营，以Solidigm(Intel NAND卖给海力士后新成立的公司)为首，采用Floating Gate(FG)浮栅，另外一个阵营三星/WD等，采用Change Trap Flash。FG浮栅将电荷存储在导体中，而CTF将电荷存储于绝缘体中，这消除了单元之间的干扰，提高了读写性能，同时与浮栅技术相比减少了单元面积。不过，FG浮栅对read disturb和program disturb的抗干扰比CTF要好。不同的NAND工艺架构，在不同的维度各有千秋，对维度对比，供大家参考。
根据TechInsights消息：随着技术发展和市场竞争的推进，3D NAND行业路线图进行更新与梳理，展示了三星、铠侠/西部数据、美光、SK海力士/Solidigm、长江存储以及旺宏等主要厂商在3D NAND技术上的规划与发展。
随着数据存储需求的日益增长，3D NAND闪存技术凭借其高密度和低成本特性，已成为非易失性存储领域的关键技术。为满足面积密度的持续缩放趋势，3D NAND层数不断增加，这促使了双层乃至三层架构的出现，以避免对更复杂蚀刻工艺的需求。然而，这种多层结构在两层交界处引入了新的可靠性挑战。
近期，小编看到中科院研究团队有关3D NAND擦除导致WL数据干扰的研究成果，这里做个简要分享。
3D NAND闪存的双层架构设计通过分两次不同蚀刻过程制造上下层，降低了单次蚀刻通道孔的技术难度。为了改善对准并减少工艺相关可靠性问题，交界面处引入了联合氧化物，并定义交界附近的字线（WL）为Joint-DMYs，不进行编程或擦除操作。尽管如此，在擦除操作中，Joint-DMYs仍可能遭受干扰，进而影响到相邻的数据WL，成为提升多层技术可靠性的关键障碍。
为了量化联合虚拟单元（DMY0和DMY1）在擦除循环过程中的阈值电压（Vt）偏移，研究团队设计了一个特定的偏置波形图，这个波形图指导了实验中施加于器件的电压序列。实验流程分为几个步骤：
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初始状态量测：首先收集DMY0和DMY1的初始Vt分布。
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编程操作：将所有数据字线（WLs）编程为随机数据模式。
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擦除操作：采用增量源线/位线擦除脉冲电压（ISPE）进行全块擦除，并随后收集DMY0和DMY1受干扰后的Vt分布。
实验结果显示，随着擦除脉冲次数的增加，DMY0和DMY1的Vt分布向更高的Vt偏移。值得注意的是，下层顶部的DMY0在经过两次擦除脉冲后，其Vt偏移幅度大于上层底部的DMY1。这种偏移可能对邻近的字线（如WLn）造成影响，导致其Vt分布扰动，进而影响数据的读取准确性。
研究指出，在经历多次擦除循环后，Joint-DMYs的阈值电压（Vt）因操作应力增加而上升，最终对邻近数据WL产生额外干扰。利用技术计算机辅助设计（TCAD）仿真，研究团队揭示了这种干扰源自擦除过程中通过FN隧穿机制向后注入的电子。下层顶部WL处较大的通道直径加剧了垂直于通道方向的电场强度，导致更强烈的电子向后注入现象。
在不同的擦除循环次数下，随着氧化层Oxide厚度的变化，DMY0和DMY1这两个Joint-DMYs的阈值电压（Vt）中位数的变化情况。该图通过比较不同氧化层Oxide厚度水平下，DMY0和DMY1在经历多次擦除循环后的Vt中位值，直观地展现了氧化层Oxide厚度对Joint-DMYs阈值电压偏移的影响，为理解物理结构参数如何调节擦除干扰效应提供了依据。
基于以上分析，研究团队提出了一种替代传统的ISPE的优化擦除方案，旨在抑制由擦除循环引起的Joint-DMYs Vt偏移。通过降低擦除偏置电压和采用单一但时间较长的擦除脉冲，可以有效控制擦除操作引起的Joint-DMYs阈值电压变化，从而提升双层3D NAND闪存的可靠性。实验验证了该优化方案的有效性，为解决双层3D NAND闪存中出现的可靠性问题提供了一条新途径。
随着3D NAND技术的不断演进，此类研究对于推动存储技术的进一步发展和提升存储器件的长期稳定性具有重要意义。未来的工作可进一步探索更多层架构下的干扰抑制策略，以及优化擦除方案的适用性和效率。
参考文献：You, K.; Jin, L.; Jia, J.; Huo, Z. Investigation of Erase Cycling Induced Joint Dummy Cell Disturbance in Dual-Deck 3D NAND Flash Memory. Micromachines 2023, 14, 1916. https://doi.org/10.3390/mi14101916
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