数字逻辑电路基础-时序逻辑电路之锁存器

最新推荐文章于 2024-06-25 23:43:37 发布
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分类专栏： 数字电路 文章标签： fpga开发
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本文介绍了锁存器这一时序逻辑电路的基础知识，包括其透明传输、记忆功能和门级结构。通过Verilog源码展示了锁存器的设计，并利用quartus13.1进行综合与仿真，分析了输出波形，鼓励读者尝试不同的输入值以加深理解。
摘要由CSDN通过智能技术生成

文章目录

一、锁存器简介

本文介绍数字逻辑电路中一种常用的基础时序逻辑电路-锁存，顾名思义，它的功能就是将输入在控制信号有效时透明传输到输出端，当控制信号无效时，输出值保持不变。它具有记忆和存储功能。这是它区别组合逻辑的基本点。

下图是锁存器的门级结构图。它由两个与非门、一个反相器及后级的RS锁存器构成。
D锁存器

锁存器的逻辑真值表如下表所示：
逻辑真值表

锁存器通常用下面的符号描述：
锁存器符号

二、verilog源码

// module implements d-latch

module
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ok，以上就是我这期的Bug修复内容啦，如果还想查找更多解决方案，你可以看看我专门收集Bug及提供解决方案的专栏「Bug调优」，都是实战中碰到的Bug，希望对你有所帮助。到此，咱们下期拜拜。码字不易，如果这篇文章对你有所帮助，帮忙给bugj菌来个，您的支持就是我坚持写作分享知识点传播技术的最大动力。「猿圈奇妙屋」；
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