hdlbits系列verilog解答（Gatesv100）-59

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一、问题描述

本节我们你会得到一个100位的输入向量。我们想知道每个比特与其相邻比特之间的一些关系：

• out_both：此输出向量的每个位都应指示相应的输入位及其左侧的邻居是否均为“1”。例如， out_both[98] 应指示 和 in[99] 是否 in[98] 均为 1。由于 in[99] 左边没有邻居，答案是显而易见的，所以我们不需要知道 out_both[99] 。
• out_any：此输出向量的每个位都应指示任何相应的输入位及其右侧的邻居是否为“1”。例如， out_any[2] 应指示 either in[2] 或 in[1] 是否为 1。由于 in[0] 右边没有邻居，答案是显而易见的，所以我们不需要知道 out_any[0] 。
• out_different：此输出向量的每个位都应指示相应的输入位是否与左侧的相邻位不同。例如， out_different[98] 应指示 if in[98] 与 in[99] 不同。对于这部分，将向量视为环绕，因此 in[99] 左边的邻居是 in[0] 。

模块声明
module top_module(
input [99:0] in,
output [98:0] out_both,
output [99:1] out_any,
output [99:0] out_different );

同上一个例子一样，这次直接对向量进行按位操作（与 或 异或）。

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二、verilog源码

module top_module<