Verilog 语言 001 --- 入门级 --- 编写一个半加器电路模块

Verilog 语言编写一个 半加器 电路模块

半加器 的电路结构：

S = A 异或 B 
C = A 与 B

1. 程序代码

module h_adder (A, B, SO, CO);
    input A, B;
    output SO, CO;
    assign SO = A ^ B;
    assign CO = A & B;
endmodule

2. 解释