HDMI设计8--Video In to AXI4-Stream and AXI4-Stream to Video Out

Reference1:https://china.xilinx.com/content/dam/xilinx/support/documentation/ip_documentation/v_vid_in_axi4s/v5_0/pg043_v_vid_in_axi4s.pdf

Reference2:https://china.xilinx.com/content/dam/xilinx/support/documentation/ip_documentation/v_axi4s_vid_out/v4_0/pg044_v_axis_vid_out.pdf

1, Video In to AXI4-Stream

1, 序

        Video In to AXI4-Stream IP有两个功能，第一个功能是实现接口协议的转换，将Native video(具有hsync, vsync, hblank, vblank)的视频传输接口协议转换为AXI4-Stream的传输接口协议(只传输active video)。第二个功能是Timing detector的功能，因为在AXI4-Stream传输的视频信息中，并没有包含视频的Timing信息，因此Video In to AXI4-Stream IP将会从Timing输出接口，产生传输视频流相应的控制时序信息(DE,HSYNC,VSYNC,HBLANK,VBLANK)。

1.1 支持的功能

(1) Native video接口格式的视频输入(具有HSYNC, VSYNC, HBLANK, VBLANK)

(2) AXI4-Stream接口格式的视频输出

(3) Video timing detection

(4) Native video接口和AXI4-Stream接口间可以使用同步时钟域也可以是异步时钟域

(5) IP中FIFO的深度从32-8192

(6) 输入的数据位宽为8-256 bits

(7) 支持隔行扫描（Interlaced）视频格式

(8) 单像素位宽支持8，10，12，16 bits

1.2 基本结构

 图 1

如图1，Video Input输入的时序信号（timing signals）有以下三种:

（1）Vsync, Hsync, and Data Valid

（2）Vblank, Hblank, and Data Valid

（3）Vsync, Hsync, Vblank, Hblank, and Data Valid

        如图1所示结构中，Video In AXI4-Stream out IP的AXI4-Stream Master接口信号中，tdata信号从Async FIFO中获取，tvalid信号根据Async FIFO产生，而tlast和tuser信号由Native Video中的时序信号(timing signals)产生。tlast信号标识每一帧图像中的一行像素数据中的最后一个有效像素数据，也被称为EOL（end of line）信号。tuser信号标识每一帧图像的第一个有效像素数据，也被称为SOF(start of frame)信号。在AXI4-Stream Master中传输的是一帧图像数据中的active pixels，因此，如果是采用Async mode，AXI4-Stream中的时钟频率可以比Native Video中的时钟频率低。

        从图1的结构图，我们可以知道Video In AXI4-Stream out IP主要有两部分功能电路组成，第一部分实现Native Video到AXI4-Stream转换的功能电路组成，第二部分称为Video Timing Controller(Detector),用来将Native Video中的Timing Signals时序对齐后输出。

注意:

（1）这里Xilinx推荐将Video Timing Controller(Detector)的”locked”信号接入到Video In to AXI4-Stream的axis_enable信号，以便能禁止AXI4-Stream bus的Video数据接受，当输入的Video数据状态是丢失(missing)或者不稳定(unstable)。

（2）当video clock没有接入时。需要复位(reset) VTC和Video In to AXI4-Stream,因为如果这些core没有被复位(reset), 那么locked信号会一直拉高，它将造成不完整的帧数据被下游处理单元接受。因此，官方强烈建议当video clock不是有效使用时，复位(reset) VTC和Video In to AXI4-Stream cores.

2.产品规格说明(Product Specification)

2.1 性能(Performance)

2.1.1 最大时钟频率(Maximum Frequencies)

        对于不同的target devices, 该core能跑的最大时钟频率是不同的，同时也受tool options, additional logic in the FPGA device等的影响。

2.1.2 延迟(Latency)

        Video in- AXI4-Stream out IP中，从Native video输入的pixel数据到AXI4-Stream输出有效的延迟一般为6个vid_io_in_clk的时钟周期加上3个aclk时钟周期。

2.1.3 吞吐量(Throughput)

        AXI4-Stream inerface的active pixels平均数据传输率和Video Bus中的active pixels平均数据传输率相匹配。但是，输入接口和输出接口的时钟不用匹配。因为，AXI4-Stream没有传输blank pixels, 所以AXI4-Stream接口的时钟频率可以小于Native video接口的时钟频率，也可以达到两端接口的带宽平衡。输入的视频时钟(input video pixel clock (Fvclk))和输出的视频时钟(AXI4-Stream Clock(Faclk))是不能大于整体的Fmax。根据Fvclk和Faclk之间的大小关系，有以下两种情况:

（1）Faclk大于或者等于Fvclk时，这时只需要最小的buffer size(32 locations)就能满足要求。此时，取数据的速度是大于等于写数据的速度，因此不会有数据丢失的问题存在。

（2）Faclk小于Fvclk时，这时就需要额外的buffer了。core中的Async FIFO需要足够大才能保证，数据写入端和数据读出端在交互时，不会出现数据丢失(FIFO装不下了)的情况发生。这时，FIFO的最小深度可以用下面的公式进行计算:

         注意到FIFO的深度是以32为基数增加的，实际只要稍微大于Active Pixels*(Fvclk/Faclk)即可，这里的32，我理解是规定了最小。

2.2 接口(Core Interfaces)

 图 2

        如图2所示，Video In to AXI4-Stream Core的接口主要由8部分组成。

（1）Video Inputs: Native video输入接口

（2）Video Inputs接口的时钟，复位，控制信号等.

（3）AXI4-Stream Master:AXI4-Stream Video输出接口

（4）AXI4-Stream Master的时钟，复位，控制信号等

（5）axis_enable:AXI4-Stream Master的数据输出使能信号

（6）fid: 用于隔行扫描(Interlaced)的控制信号，标识奇偶帧

（7）Video Timing Outputs:Detector的时序输出信号

（8）overflow和underflow:上溢与下溢标识信号

        注意: 在AXI4-Stream Master Interface中tlast用于标识一行的最后一个有效像素数据，tuser用于标识一帧的第一个有效像素数据。

2.2.1 Video Data

        这里需要留意在AXI4-Stream接口中的TDATA的宽度大小为8 bits的整数倍。因此，如果视频数据的宽度不是8的整数倍，那么数据位宽必须被在MSB填充0直到数据位宽的大小是N*8 bit.图2-2和图2-3是1个像素和3个像素打包后在数据总线的传输。

        该core也支持输入和输出数据的component width的转换，包括8,10,12,16 bit。如图2-4所示，为12bit转成8bit,对于大范围域转成小范围域，采用高位阶段，低位丢的方式。图2-5所示，为8 bit转成12bit, 对于小范围域转成大范围域，采用填充高位数据，将低位数据补零的方式实现。

 （1）SOF - m_axis_video_tuser

        SOF信号标识一帧的第一个有效像素数据。该信号可以在第一个像素数据被放在tdata上的前随机时钟个数有效，只要tvalid没有拉高。

（2）EOL - m_axis_video_tlast

        EOL信号标识一行数据的最后一个有效像素数据。

2, AXI4-Stream to Video Out

1, 序

        AXI4-Stream to Video Out IP使用来实现将AXI4-Stream接口的视频数据格式转换为Native video(parallel video data, video syncs, and blanks)接口格式的视频数据。因为，AXI4-Stream接口传输的视频数据中没有时序(Timing)信息，因此在使用该IP时需要搭配Video Timing Controller (VTC) --产生Timing信息来使用。

1.1 支持的功能

（1）Native video(parallel video data, video syncs, blanks or both)接口输出

（2）AXI4-Stream接口数据输入

（3）可选择的时序同步模式Master Mode(free-run)或者Slave Mode(controlled)

（4）自动同步Video timing和AXI4-Stream Video

（5）AXI4-Stream和Native video的clock domains可以是common或者independent

（6）FIFO深度支持32-8192

（7）输入数据位宽范围是8-256 bits

（8）支持隔行扫描(Interlaced)

（9）像素位宽支持8,10,12,16 bits

1.2 基本结构

        这里定义输入的video的信号有:Parallel video data，Pixel clock，Vsync，Hsync，Vblank，Hblank，Data valid，Field ID

        如图所示，AXI4-Stream to Video out IP根据数据流可以分成2个功能部分。第一部分是，active video数据传输的数据路径电路，第2部分是，提供时序(Timing)信息的Video Timing Controller(Generator)功能电路。

        从图可知，AXI4-Stream to Video out模块将来自AXI4-Stream接口的active video数据和来自Video Timing Controller的时序(Timing)信息同步成对应的Native video数据输出。对于AXI4-Stream to Video out模块相比Video in to AXI4-Stream需要额外注意的是，多了Timing mode的支持。

（1）Slave timing mode

        Slave timing mode能够通过VTC发生器时钟使能信号来控制AXI4-Stream输入数据和VTC的Timing数据之间的相位差，以实现低延时的应用。

（2）Master timing mode

        在Master timing mode，VTC独自运行，AXI4-Stream输入数据和VTC的Timing数据之间的相位差取决于启动条件。

        注意:通常情况下，建议使用Slave timing mode去最小化缓冲(buffering)和延迟(latency)。

2，产品规格说明(Product Specification)

2.1 性能(Performance)

        和Video in to AXI4-Stream IP相同。

2.2 最大时钟频率(Maximum Frequencies)

        和Video in to AXI4-Stream IP相同。

2.3 延迟(Latency)

        对于AXI4-Stream to Video Out IP，其输入到输出的延迟分为Slave Timing Mode和Master Timing Mode.

（1）Slave Timing Mode

        输入到输出的延迟为9个vid_io_out_clk时钟周期加上3个aclk时钟周期。

（2）Master Timing Mode

        在该模式下，延迟通常是与FIFO大小有关的函数。如果提供给AXI4-Stream和output video rate相同或者更高。那么延迟大小大概为FIFO Size - 10 video clocks的大小。如果该core的上游数据传输率处于低传输速率(IP的输入数据速率小于输出数据速率)，那么空的FIFO减小了输入数据到输出数据的延迟。

2.4 吞吐量(Throughput)

和Video in to AXI4-Stream IP相同。

2.5 接口描述(Interfaces)

         如图所示，其接口和Video in to AXI4-Stream输入和输出刚好相反。功能都是相同的，差别是对出了vtg_ce和status信号。

（1）vtg_ce: VTC clock enable信号。

（2）Status:status flag用于监控同步器的状态机的转换和VTG lag.

        注意: AXI4-Stream to Video out的tdata相关操作和Video in to AXI4-Stream相同。