记录3：耗尽低势垒沟道用于改善第三象限特性的SiC 沟槽 MOSFET

原文标题：A Low-Loss Diode Integrated SiC Trench MOSFET for Improving Switching Performance

**器件结构创新点：**1）dummy-gate下方设置N构造产生一个较低势垒路径（异质结掺杂势垒高度会进一步降低），提供了一个电子从N飘移区到N+源区的电流路径；2）栅极分为两部分：真栅极和dummy-gate，有助于降低栅漏电容，改善开关特性，同时接源极的dummy-gate有助于降低LLD的导通压降，在0栅偏压和负栅偏压下，接源极的dummy-gate，使n-channel表面对LLD并没有影响，第三象限，导通压降不变；3）电流扩展层的引入以降低JFET效应。



通过注入空穴的密度分布情况说明在LLD-ATMOS中体二极管失活，以此证实了双击退化问题得到了解决。值得注意的是在该文献的器件结构仿真中，Pbase与P反型沟道是分别掺杂设置的，但文献的器件结构没有明确说明，若想进行仿真验证，需要注意。
器件采取了split-gate结构，这是改善开关特性的关键因素。
双极退化会使 SiC 器 件 的 有 源 区 域 减 小 ， 进 而 使 得 MOSFET 的 RDS（on）变大，体二极管的Vds变大。但器件的其它基本参数（如击穿电压、开关行为和氧化层可靠性）未发生改变。