Quartus ii 与 Verilog入门教程（1）——Verilog实现8位计数器

最新推荐文章于 2024-06-03 10:09:46 发布

FPGA探索者

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分类专栏： FPGA Verilog 实习秋招文章标签： fpga verilog

本文链接：https://blog.csdn.net/DengFengLai123/article/details/105335836

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下载：Quartus ii与verilog实现8位计数器，Modelsim仿真工程

1.计数器原理
在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。计时实现只需累加即可。
计数器虽然简单，但是在多种场合都有应用，比如产生ROM地址、分频、状态机等。
比如：
Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 利用 ROM 存储波形实现DDS（1）

Vivado利用 ROM 存储波形实现DDS（1）

2.代码编写
（1）新建工程
第一页配置工程存放路径、工程名、顶层文件名，点Next；
在这里插入图片描述
第二页直接点Next；
第三页选择FPGA型号，飓风4系列 EP4CE6F17C8；

在这里插入图片描述

第四页配置仿真软件和语言，此处设置为使用 Modelsim-Altera 仿真，语言选择Verilog语言，对下图中的Modelsim-Altera，如果没有使用Modelsim的Altera自带的定制版，使用的是Modelsim SE，那么此处选择Modelsim；
在这里插入图片描述
第五页直接点Finish，工程如下图所示。