Vivado HLS实现FIR滤波器（3）——RAM输出高阻态导致FIR输出高阻态解决方法

最新推荐文章于 2024-01-24 02:58:44 发布
最新推荐文章于 2024-01-24 02:58:44 发布
阅读量2.6k 收藏 4
点赞数 1
分类专栏： FPGA VIVADO HLS FIR滤波器
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/DengFengLai123/article/details/83998162
版权
FIR滤波器 同时被 3 个专栏收录
9 篇文章 44 订阅 ¥29.90 ¥99.00
订阅专栏
FPGA
43 篇文章 71 订阅
订阅专栏
VIVADO HLS
7 篇文章 4 订阅
订阅专栏

1、FIR输出高阻态原因

上一节说错了，不是因为c_address在11-16之间无法识别，我将HLS中的阶数改成16阶仿真时地址仍然有几个时钟的高阻态，所以我认为地址出现高阻态的原因是因为在这几个时钟内要计算输出y，这一段时间是时延，c_address在此时间内不操作，观察HLS内的仿真可以看到，在c_address为高阻态时，滤波器系数在此阶段保持上一时刻的值；而在VIVADO中调用BRAM时，若地址为高阻态X，则输出为高阻态，这样计算y时就有高阻态数据存在，所得输出y为高阻态。

matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器

matlab与FPGA无线通信、FPGA数字信号处理系列（4）—— Vivado DDS 与 FIR IP核设计 FIR 滤波器系统

2、ram_out代码

ram_out代码作用：当ram的输出为高阻态时，ram_out输出0（即此时滤波系数为0），否则将ram的输出寄存一个时钟后输出，

了解本专栏 订阅专栏 解锁全文
FPGA探索者
关注
  • 1
    点赞
  • 踩
  • 4
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
订阅专栏
Vivado HLS之Fir滤波器实现
09-06
使用HLS创建一个FIR滤波器，并对其源程序、HLS优化等进行分析。
HLS实现FIR滤波器
07-02
总之，使用Vivado HLS实现FIR滤波器是一种高效的设计方法，它允许我们利用高级语言的灵活性和易读性，同时通过HLS工具进行硬件级别的优化。在实际设计过程中，我们需要考虑滤波器的性能、资源利用率和精度之间的平衡...
modelsim 仿真的时候输出是高阻解决方法
ycfszdaaa的博客
04-18 3916
位宽问题，在源文件和test.v文件相对应的信号都要设置同样的位宽，同时需要在赋值的时候，也要注意<= 两边的信号或者值的位宽是否是一致。 在源文件里面定义的所有输入，在test.v文件里面都要有相应的初始化，如果有相应的输入信号不需要用，就要记得删除。如果在源文件里面存在，但在test.v文件里面没有初始化和定义的话，仿真出来也会出现高阻态的。 祝找到这篇文章的你能够解决问题，万事顺利，你的福气还在后头！！ ...
xilinx ip 高斯滤波
u012996559的博客
11-07 244
1. 单axi-stream 接口输入（10bit raw输入），axis输出（10bit输出）。2. 使用xilinx hls 编写。使用5x5 的卷积进行滤波。
高斯滤波GaussianBlur()中参数详解
热门推荐
csdn_bajie
04-16 4万+
高斯滤波GaussianBlur()中参数详解： 高斯滤波是应用于图像处理，对图像进行滤波操作（平滑操作、过滤操作，去噪操作） 在python中的格式为： cv2.GaussianBlur（ SRC，ksize，sigmaX [，DST [，sigmaY [，borderType ] ] ] ） →DST 在c++中的格式为： void GaussianBlur（ InputArray src，...
在使用vivado2019进行功能级（后仿）仿真时所有波形会出现高阻和不定态解决方法
Mr_Majory的博客
12-13 9909
项目场景：在使用vivado2019进行功能级（后仿）仿真时所有波形会出现高阻和不定态解决方法 问题描述： 提示：有些新同学在使用vivado进行后方真时会出现所有波形均为高阻态，不定态的现象。 例如：做一个简单的纯组合电路的3_8译码器的仿真，会出现如图所示的波形状态。其中，输入均为蓝色，是高阻态，输出均为红色，是不定态 解决办法： 返回查看source界面： 在Simulation Sources/sim_1目录下：将decoder3_8_tb文件set as top,设置为顶层文件，在vivado中
利用Vivado和MATLAB分别设计FIR滤波器并滤除高频正弦波
最新发布
weixin_46846151的博客
01-24 3895
在Vivado软件中，采用FIR Compiler进行配置，并输入Matlab产生的滤波器系数，产生一个低通滤波器。 在Vivado软件中，产生一个正弦信号表：一个完整的正弦信号周期，共4096个点，精度为16bits，以ROM方式存放。例化两个正弦信号ROM，通过控制地址的步进量的方式，产生两个正弦信号输出，频率近似为3MHz和19MHz。两个正弦信号相加后，输入低通滤波器中，在Modelsim软件中，以HDL仿真方式观察其输出信号。
Vivado的FIR IP核实现低通滤波器工程
01-23
Vivado的FIR IP核实现低通滤波器工程，包括完整工程文件和MATLAB设计FIR的.m文件； 采样频率10MHz，输入信号为1MHz和3MHz的正弦波的叠加信号； FIR滤波器为低通滤波器，通带0~1MHz，阻带高于2MHz； 经过行为仿真，...
HLS设计FIR滤波器工程
08-13
HLS设计FIR滤波器工程，包括HLS工程，HLS导入System Generator后的simulink模型，上板验证的vivado工程。详细内容见博客：...
AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 高级应用
06-21
AM 调幅波调制解调 FPGA Verilog 代码 Xilinx Vivado 工程 FIR 高级应用，FIR 低通滤波+重采样，FIR 高阶系数，FIR+FIFO https://blog.csdn.net/qq_46621272/article/details/125385375 文章有该代码详细说明 ...
modelsim仿真fifo和rom时候，输出出现高阻
zd_2010的专栏
12-11 7609
仿真环境： Modelsim 10.1a  仿真内容： 由quartusII 生成的fifo，并进行测试。 出现问题： 仿真fifo时候，输出出现高阻 问题原因： altera 的fifo 模型需要支持库文件。 解决方法： 找到altera_mf.v和220model.v这2个文件然后把他们一起编译一下就可以了，这两个文件在quartus 安装目录eda/sim_lib下。 注意，将这个
【FPGA】: ip核——Fir滤波器
weixin_43778388的博客
04-10 7745
文章目录三、 参考资料 三、 参考资料 使用vivado建立FIRip核使用 Vivado FIR滤波器IP核实现 FPGA数字信号处理（五）Vivado FIR IP核实现 Vivado Fir Ip核动态更改滤波器系数 MATLAB-Vivado FIR IP核低通滤波 Verilog学习笔记 （三）vivado FIR IP核设置 基于vivado的fir ip核的重采样设计与实现 matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器 ....
FPGA笔记01_基础语法
DAAILICE的博客
11-06 163
在这个例子中，数字滤波器模块的时间单位为纳秒（ns），时间精度为皮秒（ps），用于描述其仿真时间和延迟时间。例如，如果时间单位为纳秒（ns），时间精度为10纳秒（ns），则每个时间单位代表10纳秒的仿真时间。例如，对于需要高精度仿真的模块，可以使用较小的时间单位和较高的时间精度来描述仿真时间和延迟时间。总之，在FPGA中，时间单位和时间精度是两个重要的概念，它们用于描述仿真时间和延迟时间的精度和尺度。在FPGA中，时间单位和时间精度是两个重要的概念，它们用于描述仿真时间和延迟时间的精度和尺度。
三态之高阻态
Reborn Lee
03-21 7958
参考一： 三态指其输出既可以是一般二值逻辑电路，即正常的高电平（逻辑1）或低电平（逻辑0），又可以保持特有的高阻态。 高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，类似于引脚悬空，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。 处于高阻抗状态时，输出电阻很大，相当...
vivado仿真时，输出为高阻态
qq_61200462的博客
01-26 2804
自检
一个简单的分频器结果时钟信号总是呈现高阻态。
weixin_42614980的博客
01-14 2855
作为一个刚刚学习Verilog的小白，再写一个简单的分频器的时候出现了一个很大的问题，就是时钟信号一直呈现高阻态，后来发现这个是一个非常沙雕的错误。我在写testbench的时候仅仅写了一下时钟的产生信号，将其设置成top文件之后。在testbench中没有调用子函数，就造成了syntax error files的产生，以及仿真的时候一直出现高阻的状态。没有需要的信号产生。 这个错误可真的是太沙雕...
仿真时所有信号的波形都是高阻态或者一片空白怎么解决？
qq_38374491的博客
01-15 5469
今天在测试模块功能的时候出现这样的一个现象：我点击“Run simulation”，Vivado能够不报错，但是得到的结果确是所有的信号都是蓝色的，时钟也没有出现。我回头检查了好几遍，我的testbench，和之前写的没有差别，后面发现我只把Design source中我想要仿真的文件设置为顶层了，却忽略了simulation source中同样也需要将相应的文件设置为顶层。 这个现象之所以出现，是因为我的工程中有多个Design文件和多个simulation文件，如果我想对某一个文件单独跑仿真，就需要把相
matlab 与vivado联合实现FIR滤波器设计
06-07
Matlab和Vivado可以联合实现FIR滤波器设计。以下是一些基本的步骤： 1. 在Matlab中设计FIR滤波器。您可以使用Matlab中的fdatool或者fir1函数来设计您的FIR滤波器。确保您的FIR滤波器满足您的设计要求，例如截止频率、通带/阻带波纹和滤波器的阶数等。 2. 导出您的FIR滤波器系数。在Matlab中，您可以使用coeffs函数将您的FIR滤波器系数导出到一个.mat文件中。确保您保存了系数的所有位数。 3. 在Vivado中创建一个IP核。使用Vivado中的IP核向导（IP Core Generator）创建一个FIR滤波器IP核。在向导中，您需要指定您的FIR滤波器的系数。在系数输入中，选择从Matlab导出的.mat文件。 4. 在Vivado中生成一个bit文件。使用Vivado中的综合、布局和布线工具生成一个bit文件。这个bit文件包含了您FIR滤波器IP核的硬件描述。 5. 将您的FIR滤波器IP核集成到FPGA设计中。使用Vivado中的IP Integrator工具将FIR滤波器IP核集成到您的FPGA设计中。在IP Integrator中，您可以将FIR滤波器IP核连接到其他模块，例如ADC和DAC模块。 6. 下载您的FPGA设计到FPGA板卡中。使用Vivado中的编程工具，将您的FPGA设计下载到FPGA板卡中。 通过这些步骤，您可以将您在Matlab中设计的FIR滤波器实现到FPGA中，并且在FPGA板卡中使用。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值