最近在网表后仿发现传统的D触发器,cp不是一直随机时钟翻转的,问题是我这个模块没有做低功耗需求,我们原来做低功耗对于clock gating,都是手动gating, 就是增加时钟使能信号,人为的控制模块工作时钟的有无。当模块工作时,将使能信号有效,时钟打开;模块空闲时,将使能信号无效,时钟关闭,节省功耗。
当模块或触发器不工作时,将时钟关闭而不影响正常功能的逻辑,可以称之为门控时钟逻辑。此时时钟并不是一直存在的,所以可以形象的称之为门控时钟。
查了相关资料发现这里是工具进行自动优化,这就包括将一些触发器的时钟端进行 gating。与手动 gating 不同的是,这些模块在工作时,会有短暂的空闲状态。自动 gating 就是要在这短暂的空闲状态时间内关闭掉无用的时钟,而不是像手动 gating 直接关闭掉整个模块的时钟,否则该模块就不能再正常工作。
当 RTL 设计完成之后进行逻辑综合时,编译器也会对代码的逻辑进行自动优化,这就包括将一些触发器的时钟端进行 gating。例如一个带使能端的同步 D 触发器的 RTL 描述如下:
always @(posedge CLK) begin
if (EN) begin
Q = D ;
end
end
其 RTL 前级仿真如下图所示:
综合后的仿真波形往往会如下图所示:
上述代码中,如果EN有效,则寄存器在时钟上升沿采样数据,否则保持原值。一般情况下,综合会得到下图右上角的电路,而插入门控时钟的电路为下图右下角的电路:
上图的典型综合结果中(即不使用门控时钟的情况),在每个受EN使能控制的寄存器之前加入了一个MUX,当EN信号有效时,寄存器锁存输入信号D;否则保持原值。这种方法也能减少寄存器上的翻转,因为减少了时钟翻转,降低了功耗。综合工具会自动添加clock gate cell,代价是会增加面积。然而,这种“载入一使能”结构中,每个寄存器都有一个MUX,假设MUX面积为4,则8位寄存器需要增加的面积为32。面积越大,意味着芯片成本越高,而且整体的功耗也会增加。