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在路径/a/b/及其子目录下，查找包含字符串“123”的文件，并打印出该字符串所在行。用双#代替两个“/”，这样可以使指定字符带有/符号而不加转义符。不加“-q”，显示全部文件（夹）状态，包含未纳入版本控制。查找当前目录及其子目录路径下所有后缀为“.svn”的文件。将a文件中包含特定字符的多行按顺序复制粘贴到b文件的末尾。可以用.（点）表示当前行，$表示尾行；文件名包含asic.f不包含.svn的文件，并打印。文件（夹）名包含指定字符的文件（夹）顺序一致，A在前，B在后，中间省略。G或者shift+g。
2023-06-20 22:57:37
1123
原创 FIFO的工作原理及其设计
FIFO( First Input First Output)简单说就是指先进先出。FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个口是存储器的输入口，另一个口是存储器的输出口。对于单片FIFO来说，主要有两种结构：触发导向结构和零导向传输结构。触发导向传输结构的FIFO是由寄存器阵列构成的，零导向传输结构的FIFO是由具有读和写地址指针的双口RAM构成。FIFO与普通RAM存储器的是没有外部读写地址线（指针），使用方便，但。
2023-03-21 15:05:27
9015
5
原创 for循环的用法
always-for只会产生一个实例块，因为for循环在always的内部；generate-for-endgenerate会根据迭代的次数生成对应的多个实例块。
2023-02-28 23:08:09
2711
原创 case的使用
一个x/z可以用来定义十六进制（h）数的4位二进制的状态，八进制（o）数的3位，二进制（b）数的1位，或者十进制（d）数的整体值。 举例如下： 4'b10x0 //位宽为4的二进制数，其bit1为不定值 8'h4z //位宽为8的十六进制数，其低4bit为高阻态（第1种表达方式） 12'd?
2023-02-22 16:42:59
1128
原创 奇偶校验(Parity Check)
奇偶校验(Parity Check)是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数总和为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。总结：奇校验：原始码流+校验位 总共有奇数个1偶校验：原始码流+校验位 总共有偶数个1。
2023-02-20 21:54:22
2837
原创 卡诺图化简
函数的某个乘积项包含了函数的全部变量（原变量或反变量的形式），且每个变量仅出现一次，则这个乘积项为该函数的一个标准积项。，当变量顺序确定时即为一个二进制数。最小项通常用来表示，小标即为其二进制数对应的十进制数。例1：函数L(A,B,C)的最小项有：分别对应有如下表示：：如果两个最小项有且仅有一个因子或变量不同，则称这两个最小项为相邻最小项。
2023-02-14 20:45:45
9149
原创 门控时钟电路(Intergrated clock gating)
某些模块不需要工作的时候，为了降低功耗需要关闭该模块的时钟，节省触发器的翻转功耗。采用门控时钟电路来控制时钟的关断。
2023-02-08 16:45:11
749
原创 原码、补码以及定点数运算
定点数格式为其中表示整个定点数的总位宽，包括整数部分的bit位数、小数部分的bit位数和1bit位宽的符号位（无符号数时，无符号位）；表示定点数的整数部分的bit位宽（不包含符号位）；表示定点数的类型，U表示无符号数，T表示有符号数（补码形式）。举例对于定点数的二进制数01000100，最高位为0表示为正数，10为整数位表示为2，00100为小数部分表示为0.125，故概述为2.125。...............
2022-07-19 15:33:40
3008
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原创 输出/输入延迟约束
数字通信的时序模型主要分为：系统同步、源同步和自同步。详细见【理论篇】IC间通信的时序模型——系统同步、源同步和自同步。 在源同步输出接口中，前级模块/系统为后级目标提供源时钟。 图中的PLL可以是锁相环，还可以是分频/倍频器，甚至是直连线。 在边缘对齐源同步接口中，时钟转换与数据转换同时进行。 ①前级模块/系统的输入端口需要一个基础时钟。
2022-06-14 21:35:40
3420
原创 跨时钟域处理
广义定义的同步与异步逻辑如下： CLK间有固定的相位关系或者CLK特征是可预测的被称为同步逻辑； CLK间没有有固定的相位关系，即CLK特征是不可预测的被称为异步逻辑。 详细见静态时序分析（STA）基础 在时钟有效沿到来的前后，触发器数据端的数据不稳定导致违反触发器的建立时间或者保持时间，引起触发器的输出处于未
2022-06-09 22:35:25
2148
原创 PDSCH 相关
1 Channel Estimation for PDSCH DMRS 1.1 相关参数参数名 含义 默认值 备注 mappingType PDSCH映射类型typeA/B 确定第一个PDSCH DMRS符号的位置 dmrs-Type dmrs映射关系configuration type 1/2 configuration type 1 dmrs-AdditionalPosition 附加（additional....
2022-04-25 19:23:22
3633
原创 m序列的产生原理及其性质
1 LFSR1.1 定义线性反馈移位寄存器（LFSR，linear feedback shift register）由n个移位寄存器和若干个异或门组成（各个反馈系数路径只由模二加/异或组成为线性反馈），如下图所示。n级移位寄存器共有2^n个状态，除去全0状态外还剩种状态，故一个n级线性反馈移位寄存器产生的最长周期为。LFSR有2种形式，分别为异或门内/外接LFSR，如下图。其中，有n级移位寄存器...
2022-03-31 20:12:59
11545
原创 5G NR 缩略语整理
缩略语 英文全称 中文解释 BCH Broadcast channel 广播信道 BWP Bandwidth part 带宽部分 CB Code block 码块 CBG Code block group 码块组 CBGTI Code block group transmission information 码块组传输信息 CCE Control channel element 控制信道单元 CO
2022-03-08 10:45:21
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原创 SPI协议
1概述SPI（serial peripheral interface）：串行外设接口是一种高速全双工（同时收发数据）同步串行通信总线，由1个主设备和n个从设备组成。1.1特点1.1.1 采用主从模式（Master-Slave）的控制方式两个SPI设备间通信必须由主设备（master）控制从设备（slave），主从设备间由4根信号线进行通信，如下：...
2022-02-25 15:32:07
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原创 CAN总线协议
1 简介CAN是控制局域网（Controller Area Network）的简称，是一种能够实现分布式实时控制的串行通信网络。1.1 优点传输速度最高到1Mbps，通信距离最远到10km，无损位仲裁机制，多主结构。低成本：ECUs（电子控制单元）通过单个CAN接口通信，布线成本低；高集成：CAN总线系统允许在所有ECUs上进行集...
2022-02-21 17:48:43
2607
原创 sdc约束设计：set_ideal_network
1、set_ideal_network 将设计中的一组端口或管脚标记为理想网络。使得目标的电阻电容都是0，而且cell和net都会dont_touch（综合不做任何优化），都是0延迟。比dont_touch更野蛮，ideal_network不再计算延迟。 设置ideal_network，免除时序相关的分析和优化、取消相关约束（Design Rule Constaints，比如max_capacitance、max_fanout、max_transition等）。 默认set_id...
2022-01-10 19:44:59
5438
原创 5G NR协议学习--TS38.211下行通道
一、概述1、物理信道概述下行链路物理信道对应于一组资源粒子（REs）的集合，用于承载源自高层的信息。物理下行共享信道（PDSCH，Physical Downlink Shared Channel）物理广播信道（PBCH，Physical Broadcast Channel）物理下行控制信道（PDCCH，Physical Downlink Con...
2021-12-31 17:42:50
1279
原创 5G NR协议学习--TS38.211主要参数解读
1、OFDM(Orthogonal Frequency Division Multiplexing)即正交频分复用技术，实际上OFDM是MCM(Multi Carrier Modulation，多载波调制)的一种。通过频分复用实现高速串行数据的并行传输, 它具有较好的抗多径衰弱的能力，能够支持多用户接入。其调制和解调是分别基于IFFT和FFT来实现的（频域→ 时域→ 频域）。 详细见OFDM符号介绍和OFDM的基本原理。......
2021-12-08 10:41:03
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原创 .cshrc设置相关
1、.cshrc编辑更新相关alias gc 'bsub -Ip -P xxx-q xxx-R "rusage[mem=10240]" gvim ~/.cshrc'alias sc 'source ~/.cshrc'2、快捷设置方式alias b 'bsub -Ip -P xxx-q xxx-R "rusage[mem=10240]"'alias bz 'bsub -Ip -P xxx-q xxx-R "ru...
2021-11-05 11:52:34
3965
原创 时钟MUX电路结构的时序约束方法分析
一、最简单的设置 对于时钟MUX而言，其output_pin上的时钟在任一时刻一定唯一。可以使用如下命令： set_clock_exclusivity -output output_pin [-type mux | user_defined] ...
2021-09-10 17:33:14
7435
原创 多周期路径及set_multicycle_path详解
默认情况下，每条路径都被定义为单周期，即源触发器在时钟的任一边沿启动（launch）的数据都应该由目的触发器在时钟的下一上升沿捕获（capture）。 有的设计需要在数据被捕获前提供一些额外的周期，这类路径被称为多周期路径。一、set_multicycle_path命令 命令格式如下：set_multicycle_path.........
2021-08-20 16:19:27
25149
9
原创 DC或PT相关概念、命令（Tcl）
1、关于Cell Count ①leaf cell = sequential cell + combination cell ②利用sizeof_collection命令去抓取hier_cell、leaf_cell以及当前设计的总cell数。 ③A cell is an instance of a netlist logic object, which can either be a leaf-cell or a hierarchi...
2021-08-19 17:03:32
3628
1
原创 AMBA相关协议
AMBA(Advanced Microcontroller Bus Architecture，先进微控制器总线体系结构)片上总线协议，提供一种特殊的机制，可将RISC处理器集成在其它IP芯核和外设中。AMBA 2.0标准定义了三组总线：AHB(AMBA高性能总线)、ASB(AMBA系统总线)、和APB(AMBA外设总线)，3.0版还定义了AXI(Advanced eXtensible In...
2019-06-19 15:58:20
113
原创 静态时序分析（STA）基础
参考时序分析之静态分析基础。 建立和保持时间 建立时间（）：时钟有效沿到来之前数据必须保持稳定的最小时间； 保持时间（）：时钟有效沿到来之后数据必须保持稳定的最小时间。 数据输出延时和缓冲延时 数据输出延时（）：时钟触发开始到有效数据输出的器件内部所有延时的总和。简单地说，在时钟有效后，D的数据并不 能立即传到...........................
2019-01-11 17:05:39
6156
原创 异步复位同步释放（Synchronized Asynchronous Reset）
同步复位优点：一般能够确保电路是百分之百同步的。 确保复位只发生在有效时钟沿，可以作为过滤掉毛刺的手段。缺点：复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位。同时还要考虑如：时钟偏移、组合逻辑路径延时、复位延时等因素。 由于大多数的厂商目标库内的触发器都只有异步复位端口，采用同步复位的话，就会耗费较多的逻辑资源。 异步复位优点：异步复位信号识......
2018-12-28 11:22:40
24940
8
原创 状态机详解（一段式、二段式、三段式）
一、有限状态机FSM（Finite State Machine）组成元素： 输入、状态、状态转移条件、输出。可以分为两类： Mealy状态机：时序逻辑的输出不仅取决于当前状态，还与输入有关； Moore状态机：时序逻辑的输出只与当前状态有关。描述方式： ① 状态转移图：设计分析时使用，工具自动翻译的代码效率不...
2018-12-26 17:13:34
39174
1
原创 锁存器、触发器、寄存器
一、锁存器（Latch）SR锁存器（基本锁存器）： 由两个或非门或者两个与非门组成，电路结构、图形符号和特性表如下所示。 此时，输出状态（次态）与输入状态、锁存器初态都有关。 电平触发SR触发器（门控SR锁存器）： 当CLK=0时（无效），输出状态（次态）保持不变；只有当C......
2018-12-15 17:21:25
8278
原创 逻辑电路的基本设计方法
一、组合逻辑电路的基本设计方法 面对实际的逻辑问题，完成实现这一逻辑功能的最简逻辑电路，是设计组合逻辑电路时要完成的工作。1、进行抽象逻辑 （1）分析事件的因果关系，确定输入和输出变量； （2）对输入和输出变量进行一定规则的二进制编码； （3）对给定的因果关系列出真值表。2、写出逻辑函数式 根据真值...
2018-12-10 16:51:39
973
原创 时序逻辑电路
一、概述 组合逻辑电路：任一时刻的输出信号仅取决于当时的输入信号。 时序逻辑电路：任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态。 时序电路在电路结构上有两个显著特点：①时序电路通常包括组合电路和存储电路（必不可少）；②存储电路的输出必须反馈到组合电路的输入端，与输入信号一起决定组合逻辑电路的输出。 ...
2018-12-10 11:27:30
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原创 半导体存储电路
一、概述 1、存储器（Memory，存储大量数据）≫ 寄存器（Register，存储一组数据）≫存储单元（存储一位数据）。 2、存储单元可分为 3、寄存器由一组触发器（存储单元）组成，N个触发器组成的寄存器可以存储一组N位的二值数据。 4、根据工作方式的不同，存储器可以分为二、SR锁存器（Set-Reset La...
2018-12-06 17:32:01
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1
原创 组合、时序逻辑电路中的竞争—冒险现象
一、组合逻辑电路中的竞争—冒险现象1、竞争—冒险现象及其成因竞争：门电路的两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象。 注意：只要存在竞争现象，输出就有可能出现违背稳态下逻辑关系的尖峰脉冲。竞争—冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象，即有竞争就存在冒险。2、检查竞争—冒险现象的方法代数法 在输入...
2018-12-04 17:01:32
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原创 门电路介绍
一、半导体二极管门电路 二极管的等效电路（常用）： 当加到二极管两端的电压小于Von时，二极管关断； 当外加电压大于Von时，二极管导通，而且电流增大时二极管两端的电压基本不变，仍等于Von（导通压降约为0.7V）。 二、CMOS门电路1、MOS管 ...
2018-12-04 11:25:12
705
原创 逻辑门与运算公式
与（AND）： Y = A · B 真值表和图形符号： 特征：“全1为1”。或（OR）： Y = A + B 真值表和图形符号： ...
2018-12-03 16:09:47
2567
原创 Verilog中的生成块
生成语句可以动态地生成Verilog代码。当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者在根据参数的定义来确定程序中是否应该包括某段Verilog代码的时候，生成语句的使用方便了参数化模块的生成。 生成语句能够控制变量的声明、任务或函数的调用，还能对实例引用进行全面的控制。关键字generate-endgenerate来指定生成的...
2018-11-23 16:46:11
2823
原创 阻塞赋值与非阻塞赋值
阻塞（blocking）赋值方式（如 b=a）①赋值语句立即执行，执行完毕后才执行下一条语句（即为阻塞的含义，依次顺序执行）；②b的值在赋值语句执行完后立即改变。非阻塞（Non_blocking）赋值方式（如 b<=a）①语句执行到此时，先计算“<=”右侧a的值，但不立即赋值给b；②always块结束后才完成此次赋值操作；③这是时序逻辑模块最常用的赋值方法。...
2018-11-22 13:55:02
15322
3
原创 testbench常用语句
http://blog.sina.com.cn/s/blog_78699cbf01016mvt.html内容与可综合Verilog代码所不同的是，testbench Verilog是在计算机主机上的仿真器中执行的。testbench Verilog的许多构造与C语言相似，我们可在代码中包括复杂的语言结构和顺序语句的算法。1 always块和initial块Verilog有两种进程语...
2018-11-17 11:02:54
326
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