FPGA中怎么提前时序逻辑always块中延后的周期（自用 仅供参考）（待补充举例）

在利用always块编写时序逻辑时，在该块always块中输出的信号会延后always块所用周期信号一个周期，导致电路中信号不同步，可利用相关的变量如cnt信号进行减1操作将有效信号提前，便可以将延后的信号同步。