IC基础(七)：串行进位加法器设计

一、半加器

对于两个二进制数字的加法器通过下面的真值表来表示。

A	B	S	C
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

其中，A、B是两个输入的数值，S是所求得的求和项，C为进位项。可以得到其逻辑表达式：

S = A^B;

C = A&B;

上述表达式通常被称为半加器，他是加法器的基本单元。可以很容易用verilog语言进行描述，并得到综合后的门级电路。

module half_adder(
	input	A,
	input	B,
	output	S,
	output	C
    );
    
    assign	S = A^B;
    assign	C = A&B;
endmodule

对应的电路结构 

 

二、全加器

 

全加器