# 1、简介

具体介绍大家可以查阅相关资料。

# 2、本部分设计使用到的block

Xilinx block

• Black Box（->Basic Elements）：调用HDL文件

# 3、System Generator设计流程

## 3.1 HDL建模

使用HDL代码实现该滤波器，本设计这里使用Xilinx公司提供的一个转置型FIR滤波器设计文件，采用VHDL实现。顶层文件transpose_fir_vhd代码清单如下：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_SIGNED.ALL;

--  Uncomment the following lines to use the declarations that are
--  provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;

entity transpose_fir is
Port ( din : in std_logic_vector(11 downto 0);
clk : in std_logic;
ce : in std_logic;
rst : in std_logic_vector(0 downto 0);
dout : out std_logic_vector(25 downto 0));
end transpose_fir;

architecture Behavioral of transpose_fir is

component mac
generic (
coef_value : integer := 0
);

port(
din : in std_logic_vector(11 downto 0);
cin : in std_logic_vector(25 downto 0);
clk : in std_logic;
ce : in std_logic;
rst : in std_logic;
dout : out std_logic_vector(25 downto 0));
end component;

constant N : integer := 23;	                    -- Number of Coefficients
type coef_array is array (0 to N-1) of integer;	  -- Coefficient Values
constant coefficient : coef_array := (-38, -74, -109, -109, -37, 140, 435, 827, 1262, 1663, 1945, 2047, 1945, 1663, 1262, 827, 435, 140, -37, -109, -109, -74, -38);

signal cin_temp : std_logic_vector(26*N downto 0) := CONV_STD_LOGIC_VECTOR (0, 26*N+1);

begin

G0: for I in 0 to N-1 generate

G_first: if I = 0 generate

M0: MAC
generic map (
coef_value => coefficient(I)
)
port map (
din => din,
cin => "00000000000000000000000000",
clk => clk,
ce => ce,
rst => rst(0),
dout => cin_temp(25 downto 0));
end generate;

GX: if (I >= 1 and I < N-1) generate
M1: MAC
generic map (
coef_value => coefficient(I)
)
port map (
din => din,
cin => cin_temp(I*25+(I-1) downto ((I-1)*26)),
clk => clk,
ce => ce,
rst => rst(0),
dout => cin_temp((I+1)*25+I downto I*26));
end generate;

G_last: if I = N-1 generate
M2: MAC
generic map(
coef_value => coefficient(I)
)
port map (
din => din,
cin => cin_temp(I*25+(I-1) downto ((I-1)*26)),
clk => clk,
ce => ce,
rst => rst(0),
dout => dout);
end generate;
end generate;

end Behavioral;



其中调用的乘累加MAC单元mac.vhd的代码清单如下：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_SIGNED.ALL;

--  Uncomment the following lines to use the declarations that are
--  provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;

entity mac is
generic(
coef_value : integer := 0
);

port(
din : in std_logic_vector(11 downto 0);
cin : in std_logic_vector(25 downto 0);
clk : in std_logic;
ce : in std_logic;
rst : in std_logic;
dout : out std_logic_vector(25 downto 0));
end mac;

architecture Behavioral of mac is

signal coef : std_logic_vector(11 downto 0);
signal product : std_logic_vector(23 downto 0);
signal addition : std_logic_vector(25 downto 0);

begin

coef <= CONV_STD_LOGIC_VECTOR (coef_value, 12);

--sign extend the coefficients

-- Multiplication
process(clk, ce, din, coef)
begin

if clk'event and clk='1' then
if (ce='1') then

product <= din * coef;

end if;
end if;

end process;

-- Register result
begin

if (rst = '0') then

dout <= "00000000000000000000000000";

elsif (clk'event and clk='1') then
if (ce='1') then

end if;
end if;

end process;

end Behavioral;



## 3.2 建立Model

在Transpose FIR Filter Black Box subsystem 添加two input ports and one output port

双击打开该block：

• Inactive：不仿真Black Box模块，该模块的输出全为0；
• External co-simulator：使用其它协同仿真工具（如ModelSim）。

按照下列方式进行连接后，CLOSE

在 Down Converter subsystem 添加如下Block:

添加完上诉Block，CLOSE
整个Model如下：

相关Block设置如下：

产生一个阶跃信号作为VHDL的复位信号rst。HDL代码中设计为低电平有效复位，因此这里设置“Initial value”为0，“Finial value”为1，“Step time”设置为5/20e6，即维持5个系统时钟周期的复位状态。

再添加一个Gateway In block，设置20Mhz采样率，复位信号为单比特，因此数据类型设置为Boolean。输入信号的Gateway In block数据格式改为Fix_12_10，与VHDL模型对应。

## 3.3 修改MATLAB配置文件

系统自动生成的MATLAB配置文件只包含了软件能读取到的信息，其它信息还需我们自己设置。本设计需要修改以下两点：

## 3.4 运行仿真

运行仿真，仿真时间设置为“500”

明显看到1MHz+9Mhz的叠加信号经过滤波后只剩下1Mhz的正弦波。

关于Black Box的具体特性即MATLAB配置文件的更多内容可以参考ug958文档。

# 4、Black Box及配置文件详解

## 4.1 HDL文件使用限制

想在Black Box中导入HDL文件，Verilog/VHDL文件必须遵循以下限制：

• 模块名/实体名不能是System Generator的关键字（如xlregister）；
Verilog文件的模块及端口名必须是小写字母；
• VHDL的端口类型只支持std_logic和std_logic_vector；
• 端口应高位在前，低位在后，如std_logci_vector(7 downto 0)；
• 不能使用下降沿触发的输出数据；

## 4.2 MATLAB配置文件

通常这个M文件不修改也可以使用，当HDL设计比较复杂时还是需要手工修改（如上部分的设计），因此了解该配置文件仍有必要。下表给出了配置文件中的关键语句及对应信息：

上表中的“组合馈通”（combinational feed-through）指的是输入没有经过任何寄存器直接到达输出（即路径上只存在组合逻辑）。当HDL设计中存在这样的路径时，必须使用上表中语句申明。

### 4.2.1 输出端口设置

软件是无法检测到我们如何规定输出端口的某些信息的，因此这部分必须我们手工设定，如下：

dout_port = this_block.port('dout');
dout_port.setType('Fix_26_23');
dout_port.setRate(theInputRate);


上面将输出端口速率设置与输入端口速率不同。如果输出端口速率为输入端口速率的2倍，则可以设置为：“dout_port.setRate(2*theInputRate);”。这部分设置主要是让Simulink可以正确的从Black Box中获取输出结果，保证仿真正确运行。

### 4.2.2 输入类型检查

检测该block的输入数据类型是否正确，如不正确则提示相关信息（如这里HDL中din为12Bits数据，此处检测向block输入的数据是否为12Bits）：

if (this_block.inputTypesKnown)
if (this_block.port('din').width ~= 12);
this_block.setError('Input data type for port "din" must have width=12.');
end
end


### 4.2.3 输入速率检查

if (this_block.inputRatesKnown)
setup_as_single_rate(this_block,'clk','ce')
end


setup_as_single_rate这个函数内容比较多，这里不再赘述。读者可以按照本系列第11篇的设计进行，打开相应的MATLAB文件查看。

## 4.3 block参数设置

Black Box的参数设置界面如下：

“Block confituration m-function”设置了MATLAB配置文件，该文件一般与slx模型文件在同一目录下。编辑框中不能包含后缀“.m”。

“Simulation mode”设置仿真时所选用的模式：

• Inactive：Black Box会忽略所有的输入数据，输出端口永远是0；