D触发器的Tsetup和Thold和Tco（全是芯片工艺决定的）

1.当在clk上升沿采样时，由于不满足芯片自身要求的（Tsu、Th）刚好可能DATA_D发生变化到（0态，1态，X态），——亚稳态就是X态，都到下个时钟的上升沿来了，芯片还没搞明白是0态还是1态（笑死），估计懵了。

2.亚稳态的场景：

a.比如下代码

always@(posedge clk1 )

begin

     if(Q==1)

          A<=1;

     else

          A<=0;

end

always@(posedge clk1 )

begin

     if(Q==1)

          B<=1;

     else

          B<=0;

end

理论上来说{A,B}只有两种可能:{1,1}和{0，0}，比如状态机只有{1,1}和{0，0}两种状态，

当Q出现（Q的时钟上升沿来了它的Q_D不满足Tsetup和Thold，导致Q出现懵比状态）亚稳态了就可能导致{A,B}出现{1，0}状态——卧槽：状态机从来没见过这个状态（懵比）

好——系统挂掉