在verilog中case可以综合为多路选择器,是常用的逻辑语句。
case中包括4种状态:0,1,x 未定态, z高阻
case非常严格,必须匹配选项中的四个一模一样的值才输出;
casez不考虑z以外,z为0 or 1都可,匹配相同后输出;
casex不考虑x和z,x,z为0 or 1都可,匹配相同后输出。
论匹配严格程度case>casez>casex
在verilog一般使用case和casez,慎重使用casex。
在verilog中case可以综合为多路选择器,是常用的逻辑语句。
case中包括4种状态:0,1,x 未定态, z高阻
case非常严格,必须匹配选项中的四个一模一样的值才输出;
casez不考虑z以外,z为0 or 1都可,匹配相同后输出;
casex不考虑x和z,x,z为0 or 1都可,匹配相同后输出。
论匹配严格程度case>casez>casex
在verilog一般使用case和casez,慎重使用casex。