数字示波器verilog设计实现

本设计介绍了一个数字示波器，该示波器是用Xilinx®Spartan3 FPGA启动套件和一些外部元件和外设实现的。设计硬件的 设计硬件的数字部分是通过配置板载的FPGA来实现的。实现设计硬件的数字部分，通过配置板载FPGA和专有的Xilinx Verilog编译器。1 Mhz的采样率是通过利用板载的凌力尔特公司的 通过利用板载的Linear Technology®LTC1407A-1 14位双通道 A/D转换器。输出视频接口包括一个VGA显示器，其刷新率为 72 Hz的刷新率。内部波形更新率高达1 kHz。

这是具有以下规格的简单数字示波器：
2 个模拟通道
高达 1 Mhz 的采样率
14 位 A/D 转换器分辨率
VGA 显示输出 (800x600 @72Hz)

工程截图：

顶层模块代码如下：

// FPGA 简易示波器  verilog 

module main(CLK_50M,
            
            SW[3:0]