Verilog 2001修订版新增的位选择语法:
[<start_bit> +: <width>] // part-select increments from start-bit
[<start_bit> -: <width>] // part-select decrements from start-bit
“+:
”
变量[起始地址 +: 数据位宽] <-----等价于-----> 变量[(起始地
Verilog 2001修订版新增的位选择语法:
[<start_bit> +: <width>] // part-select increments from start-bit
[<start_bit> -: <width>] // part-select decrements from start-bit
“+:
”
变量[起始地址 +: 数据位宽] <-----等价于-----> 变量[(起始地