【校招Verilog进阶挑战】 时序逻辑篇：VL16 占空比50%的奇数分频

已于 2022-08-03 14:38:31 修改
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分类专栏： # 校招Verilog篇刷题（含面试手撕代码） 文章标签： fpga开发 Verilog 校招
于 2022-05-15 22:35:02 首次发布
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本文链接：https://blog.csdn.net/ReCclay/article/details/124789741
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该博客详细介绍了如何使用Verilog设计一个7分频时钟分频器，该分频器在复位（rst）低电平时工作，并确保输出时钟（clk_out7）具有50%的占空比。内容包括问题描述、波形示意图及解题思路。
摘要由CSDN通过智能技术生成

文章目录

题目

描述

设计一个同时输出7分频的时钟分频器，占空比要求为50%

注意rst为低电平复位

信号示意图：

在这里插入图片描述

波形示意图：

在这里插入图片描述

输入描述：
输入信号 clk_in rst
类型 wire

输出描述：
输出信号 clk_out7
类型 wire

题解

在这里插入图片描述

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