【 FPGA 】关于FPGA中复位的设计问题（包含异步复位，同步释放方案）

目录

 

复位的目的

同步复位

异步复位

优缺点比较

异步复位，同步释放（撤离）

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复位的目的

复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。

耳熟能详的是同步复位和异步复位，分别介绍如下：

同步复位

同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。同步复位的Verilog HDL描述为：

module syn_reset(
input rst_n,
input clk,
input data_in,
output out
    );
	
	reg out;
	always@(posedge clk)
	begin
		if(!rst_n)
			out <= 1'b0;
		else
			out <= data_in;
	end


endmodule

综合后的RTL图为：

复位有效的时候，要等到时钟有效沿输出才复位为0，否则正常运行。

图中，MUX可以换成与门。

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异步复位