【 Vivado 】基本的时序约束、分析的概念

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时序路径：

Clock Setup Check：

Clock Hold Check：

Timing Report in Vivado:

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时序路径：

关于时序路径，曾也有几篇博文讲到：【 FPGA 】时序分析中的基本概念和术语

时序路径分为四种，下面这张图明明白白我的心。

图1中包含了主要的时序分析路径：

1.  输入端口到FPGA内部时序单元的路径

2.  FPGA内部时序单元间的路径

3.  FPGA内部时序单元到输出端口的路径

4.  输入端口到输出端口的路径

（图1）（看不清看开头的第一张图）

 不管时序单元是在FPGA内部还是外部，除了第4条路径，它是从输入端口到输出端口，其间没有锁存，其它3条路径的时序分析都以2个时序单元间的路劲进行分析，如图2所示。

（图2）

第一个时序单元上的时钟称为source clock(启动时钟)，第二个时序单元上的时钟称为destination clock(锁存时钟)，时序分析从source clock的上升沿开始，到之后的destination clock的上升沿结束，时序分析的过程就是检验数据在两个上升沿时间差内经过数据路径传输后是否满足要求，数据到达时需要满足后一级时序单元的setup/hold要求，其本质上是需要数据在到达后一级时序单元时不发生亚稳态，数据能够被稳定地采集到并且稳定地输出。

Clock Setup Check：

检验Setup是否满足要求，这边引入setup slack概念，只要setup slack的值大于零即Setup检查满足要求，其计算公式如下：

setup slack = data required time – data arrival time

 其中:

data required time=destination clock edge time + destination clock path delay- clock uncertainty- setup time

data arr