verilog编写异步时序中的握手信号

在数字电路设计中，往往不存在一个系统共用一个时钟源的情况，在异步电路中，为了使得数据之间的传输不发生错误，基本有以下三种方式：1.寄存器打两拍 2.握手信号 3.异步fifo

下面简单介绍一下握手信号，做过iic通信的小伙伴应该知道在iic通信里会有一个ask应答信号来表明数据的正确传递，那么它到底是怎么产生的呢？来看下图

上图din为clk_1时钟下产生的数据，在clk_2时钟下产生dout，由于clk_1时钟明显比clk_2时钟来的快，显然打两拍方法根本不可能采集到正确的数据（没有满足3个沿）。所以需要对din信号进行一定的展宽然后通过clk_2产生应答信号来中断请求。

其过程如下：

1.d_reg信号在clk_1时钟下检测到din信号便拉高

2.d_reg_async信号在clk_2时钟下和d_reg同步

3.d_reg_sync信号在clk_2时钟下延迟d_reg_async一个周期

4.d_reg_sync_d在clk_2时钟下延迟d_reg_sync一个周期

5.在检测到d_reg_sync为高后产生一个周期的dout信号

6.d_ask_async信号在clk_1时钟下与d_reg_sync同步

7.d_ask在clk_1时钟下延迟d_ask_async一个周期

8.拉低d_reg

下面给出verilog代码

module shake_hand(
input clk_1,
input clk_2,
input rst,
input din,
output reg dout
);


reg d_reg;
reg d_ask;
always@(posedge clk_1)
if(!rst)
	d_reg<=1'b0;
else if(din)
	d_reg<=1'b1;
else if(d_ask)
	d_reg<=1'b0;


reg d_reg_async;
always@(posedge clk_2)
if(!rst)
	d_reg_async<=1'b0;
else
	d_reg_async<=d_reg;

reg d_reg_sync;

always@(posedge clk_2)
if(!rst)
	d_reg_sync<=1'b0;
else
	d_reg_sync<=d_reg_async;

reg d_reg_sync_d;

always@(posedge clk_2)
if(!rst)
	d_reg_sync_d<=1'b0;
else
	d_reg_sync_d<=d_reg_sync;

always@(posedge clk_2)
if(!rst)
	dout<=1'b0;
else if(d_reg_sync&&!d_reg_sync_d)
	dout<=1'b1;
else
	dout<=1'b0;
reg d_ask_async;
always@(posedge clk_1)
if(!rst)
	d_ask_async<=1'b0;
else
	d_ask_async<=d_reg_sync;


always@(posedge clk_1)
if(!rst)
	d_ask<=1'b0;
else
	d_ask<=d_ask_async;

endmodule