串并转换电路

西西弗没有斯

已于 2022-07-29 11:21:51 修改

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分类专栏：数字电路文章标签：数字电路 Verilog

于 2022-07-11 22:03:51 首次发布

本文链接：https://blog.csdn.net/Sisyphus415/article/details/125731181

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该博客介绍了两个Verilog模块，分别实现了8位并行数据到串行数据的转换（并转串）和串行数据到8位并行数据的转换（串转并）。在并转串模块中，当使能信号有效时，输出为输入数据的最高位；在串转并模块中，当使能信号有效时，输出数据左移并将输入数据放入最低位。

摘要由CSDN通过智能技术生成

//并转串，8输入1输出
module transfor
(
input			clk,
input			rst_n,
input			enable,
input	[7:0]	data_in,//并行8位数据输入
output			data_out
);

always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			data_out <= 0;
		else if(enable)
			data_out <= data_in[7];//输出第8位
		else
			data_in <= {data_in[6:0], 1'b0};
	end

endmodule

//串转并，1输入8输出
module transfor_parallel
(
input				clk,
input				rst_n,
input				enable,
input				data_in,
output	reg[7:0]	data_out
);

always@(posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			data_out <= 8'd0;
		else if(enable)
			data_out <= {data_in[7:1], data_in};//输出放到低位
		else
			data_out <= data_out;
	end

endmodule