数据串转并电路

数据串转并电路

题目描述
实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。

电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号

`timescale 1ns/1ns

module s_to_p(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_a		,
	input	 			data_a		,
 
 	output	reg 		ready_a		,
 	output	reg			valid_b		,
	output  reg [5:0] 	data_b
);
    reg [2:0] cnt;
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                cnt <= 3'b0;
            else if( cnt == 3'd5 )
                cnt <= 3'b0;
            else if(valid_a == 1'b1)
                cnt <= cnt + 1'b1;
            else
                cnt <= cnt;
        end
    reg [5:0] data;
    always@(*)
        begin
            case(cnt)
                3'd0:data[0] = data_a;
                3'd1:data[1] = data_a;
                3'd2:data[2] = data_a;
                3'd3:data[3] = data_a;
                3'd4:data[4] = data_a;
                3'd5:data[5] = data_a;
                default:data = 6'b0;
            endcase
        end
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                valid_b <= 1'b0;
            else if(cnt == 3'd5)
                valid_b <= 1'b1;
            else
                valid_b <= 1'b0;
        end
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                data_b <= 6'b0;
            else if(cnt == 3'd5 )
                data_b <= data;
            else
                data_b <= data_b;
        end
    always@(posedge clk or negedge rst_n)
        begin
            if(!rst_n)
                ready_a <= 1'b0;
            else
                ready_a <= 1'b1;
        end
endmodule

知识点
握手机制：