UVM中批量修改寄存器值？set+update?

如何批量修改寄存器的值？set+update?

在编写测试用例中，我们很多时候都需要通过寄存器做访问，难免需要配置硬件中各个寄存器的值。write( ) 方法是可以直接设置寄存器的真实值（设置硬件中寄存器的值），但是我们总不能一个一个设置寄存器值。一般我们通过对uvm_reg 或者uvm_reg_field 层次调用set() 设置我们所感兴趣的状态，配置寄存器模型中各个域的 desired value。此时，也许你就会直接对rgm(整个uvm_reg_block)调用update(）。
也就是说，此时我们通过 set( ) 对某些个reg 的 field 设置了一个我们所感兴趣的期望值，然后通过对整个寄存器模型 update()，更新所有的寄存器 。

PS:update(）的作用是当寄存器模型的期望值与寄存器的真实值不同时，则修改寄存器的真实值。

我们进一步查看uvm_reg_block::update(）的源码，如下：


updata()方法的内部实现：在对uvm_reg_block(寄存器模型)调用update()方法时，就是通过调用每个reg中的update()方法，最后每个 reg 会对其中的各个field做write( )。

但是，因为寄存器模型rgm一般是通过脚本自动生成的，有的寄存器会（比如状态寄存器）被自动设置为volatile模式（易失的）。而采用updata()更新整个reg_block时，会把这些设置为volatile模式的寄存器也做更新。换句话来说，比如状态寄存器，本身我们是不对其进行任何操作的，但你非要对它也进行写操作，这是没完全没有必要的。

PS:什么叫volatile模式？为了防止非预期的修改，表示对应的寄存器域的数值应该由design内部硬件做出更新，即必须要从bus去读取数值后再更新这个寄存器。

那么我们就该避开直接对整个寄存器模型做update，而是调整到对我们所感兴趣的reg进行update。所以首先需要定义一个updata_regs()方法，如下：

//父一级virtual sequence定义方法的调用
//updata_regs()方法的实现
virtual task father_virtual_sequence::update_regs(uvm_reg regs[]);
    uvm_status_e status;
    foreach(regs[i]) regs[i].update(status);//对每个reg调用update
endtask
-------------==================------------------
//子一级virtual sequence调用方法
virtual task son_virtual_sequence::body();
update_regs('{rgm.IC_CON, //注意这里 ’单引号的使用
              rgm.IC_TAR, 
              rgm.IC_FS_SCL_HCNT, 
              rgm.IC_FS_SCL_LCNT, 
              rgm.IC_ENABLE, 
              rgm.IC_DATA_CMD
                });
endtask

总结：

1. 原先是通过set( )设置寄存器域的期望值，再对整个寄存器模型做updata。
2. 但是发现对整个寄存器模型做update时，会对某些我们不愿做操作的寄存器（如状态寄存器）也做了更新。
3. 所以通过构建一个方法update_regs(uvm_reg regs[])，将reg数组传递进去，然后对每个reg做updata，而不再对整个rgm直接做update( ) 的方式。