verilog的时钟控制信号——学习笔记

引言：在学习verilog时发现对上升沿和下降沿的介绍和资料较少，故自己整理了一下。

posedge CLK ——上升沿；

negedge RST_n——下降沿；

1.异步复位的时序电路

always @ (posedge CLK or negedge RST_n)：

注释：当 CLK 上升沿或者 RSTn 下降沿触发。

begin
    if(~RST_n) begin
       ......
    end

end

注释：RST_n,表示下降沿，但是有效时逻辑值为1，和下降沿低电平不符合，故用！RST_N或

~RST_n.

2,同步复位的时序电路

always@(posedge clk)

begin
    if(!RST_n)

    begin
        ......

     end
    else

    begin
        ......
    end
end