fpga学习随笔（一）

fpga学习随笔（一）
1，建立工程时工程名称、文件夹名称、顶层实体名称要一致。
2，芯片命名规则

3，模块名要与文件名保持一致
4，assign 语句要求被赋值变量（Y）为 wire 类型，中间采用阻塞赋值（=）的方式，最后面是赋值表达式。
5，综合分析快捷键（Ctrl + K）（analysis&synthesis)。综合分析只是将外部的输入转换成为对应的电路模型或者对应FPGA 的电路模型。在 FPGA 片内实现的话，就需要对模型进行“实地”布置，利用 FPGA 片内的资源来实现模型，并且要固定好位置和连接线。这部分操作称为适配，也被称为布局布线。双击 Fitter 即可进行布局布线。
6，在真正的电路中，是存在电路延迟的。在仿真时，如果加载的综合出来的电路模型，那么此时验证的内容主要是测试模型的逻辑功能是否正确，不考虑延时信息。这种仿真被称为功能仿真、 RTL仿真、前仿真、前仿。在仿真时，也可以加载布局布线后的电路模型，那么此时验证的内容主要是测试模型的延时是否能够达到我们的要求。这种仿真被称为时序仿真、后仿真、后仿、门级仿真。双击 EDA Netlist writer，产生后仿真所需要的模型。
7，`timescale 是 verilog 中定义时间标度的关键字。 1ns/1ps 中的1ns 表示时间的单位，1ps 表示时间的精度。
8，在 tb 文件中，是没有端口的。在测试时，输入的信号都由内部产生，输出信号只要引出到内部即可，仿真器会自动捕获。
9，“#”表示延时，延时在 verilog 中是不可综合的，但是在仿真中，是存在的。
10，双击 Assembler（Generate programming files），产生配置文件。即下载到fpga开发板中的文件。
11,由于 FPGA 掉电丢失所有信息，所以在 FPGA 的周边会配置一块掉电不丢失的存储器（flash），可以将配置信息存储到存储器中， FPGA 每次上电后读取存储器的内容即可。向 flash 中存储信息，需要将上述.sof 文件转换为.jic 文件。
12,.sof 文件转换为.jic 文件步骤：
在 quartus 界面中，点击 file -> Convert Programming file。
在 programming file type 中选择 jic 文件，在 configurationdevice 中选择 EPCS16。
选择 flash loader，点击 add device，选择 ep4ce6，单击 OK。
选择 SOF data，点击 add file，找到之前的配置文件.sof，点击open。
点击 generate，开始生成.jic 文件。
13，$stop 是一个系统任务，功能为将 modelsim 的仿真停止
14，修改代码后的重新仿真：在 quartus 的编译器中，修改完后。进行综合分析，保证没有任何语法错误。在之前打开的 modelsim 中，打开 library 窗口，找到最上面的 work，打开其前面的“+”。选中刚才修改过的文件，右击，选择 recompile。此时，modelsim 会重新编译此文件。