ZYNQ(二）GPIO中MIO 配置LED

GPIO中MIO（multiuse IO)与EMIO(extendable multiuse IO)的区别：

MIO 分配在 bank0 和 bank1 直接与 PS 部分相连， EMIO 分配在 bank2 和 bank3 和 PL部分相连。 除了 bank1 是 22-bit 之外， 其他的 bank 都是 32-bit。 所以 MIO 有 53 个引脚可供我们使用， 而 EMIO 有 64 个引脚可供我们使用。
使用 EMIO 的好处就是， 当 MIO 不够用时， PS 可以通过驱动 EMIO 控制 PL 部分的引脚， 接下来就来详细介绍下 EMIO 的使用。
EMIO 的使用和 MIO 的使用其实是非常相似的。 区别在于， EMIO 的使用相当于， 是一个 PS + PL 的结合使用的例子。 所以， EMIO 需要分配引脚， 以及编译综合生成 bit文件。
步骤与ZYNQ（一）中相同
（1）创建一个vivado工程
（2）open Block Design
（3）配置zynq ps端
（此处提及zynq的ps端与pl端包含的内容）

顶部的四个按钮：
（1）Documentation 查找与ZYNQ相关的文档
（2）Presets 保存或导入一些预设配置
（3）IP Location IP的路径
（4）Import XPS Settings 导入由XPS工程产生的XML文件
（绿色代表可配置）

一、PS-PL Configuration：
GP Slave AXI Interface：（2个）
这种接口将主机与从机端口直接相连，不需要额外的FIFO缓冲。由于没有FIFO，AXI_GP接口的性能受到主机和从机端口的限制。这种接口用于往往不会太关注性能的一般用途。
HP Slave AXI Interface：（4个）
4个AXI_HP接口为PL总线主程序提供了到DDR和OCM内存的高带宽数据通道，每个接口有两个用于读写通信的FIFO缓冲区。内存互连的PL将高速AXI_HP端口布线到两个DDR内存端口或OCM。AXI_HP接口也可以用作AXI_FIFO接口，利用其缓冲能力。
ACP Slave AXI Interface:（1个）
ACP接口允许对PL主机进行低延迟访问，带有可选的coherency和L1、L2缓存。从系统角度来看，ACP接口具有与APU CPU类似的连通性，因此ACP可以直接在APU块争取资源。
二、Peripheral I/O Pins /MIO Configuration

Zynq-7000支持Quad-SPI Flash、SRAM/NOR Flash和NAND Flash三种闪存，配置时只能选择其中一个。注意外设之间如果发生管脚冲突，会用红色提示。
三、时钟配置
PS上外设的时钟源可以由内部PLL生成，也可以来自外部时钟源。同一个PLL可能要产生多个频率，导致得到的频率不是完全准确，在Actual Frequency列中查看能够实现的实际频率。PS的输入频率范围限制在30~60MHz之间，通常都会选择33.33MHz，便于产生内部所需的时钟频率。
四、DDR配置
ZYNQ-