基于FPGA的UDP包的网络收发（开发板-PC通信）

1.问题描述：

基于FPGA的UDP包的网络收发（开发板-PC通信）

2.部分程序：

`timescale 1ns / 1ps

module PC2FPGA(
                     input              Clock,                          //时钟
                     input [7:0]        datain,                         //数据
                     input              e_rxdv,                         //接收数据有效信号
                     input              clr,                            //复位
                     output reg [47:0]  MyPC_MAC_Addr,                    //MAC              
                     output reg [31:0]  MyPC_IP_Addr,                  //IP 
                     output reg [31:0]  dataout,                       //接收数据            
                     output reg         IsRec                          //接收标志