DC workshop指导篇1- Setup and Synthesis Flow

今年的其中一个小目标就是希望能把DC综合的部分能跑一个flow，完成DC的workshop，因此，特此开启了DC workshop这一系列。下面就跟着博主一边自己操作吧，另外由于很多原理我已经在别的系列里面探讨过了，这里只是为了走一走官方的flow，长一下见识，所以，如果遇到理论不懂的，特别是beginer，可以参考我DC系列的别的博文。另一方面，在参考别人的博客的同时，我建议各位多自己思考，阅读原汁原味的官方，因为每个人的理解可能不一样。
本节任务是
1、能自主更新DC的启动文件。
2、调用DC gui，并熟悉它
3、通过综合的基础步骤，跑一个综合
4、能够学会使用帮助文档
作者：ciscomonkey

Task1、Update the setup file配置DC启动文件

如下图所示，整个官方2007年提供的DC workshop如下图所示，本次lab用到的是实验2

如下图所示，切换到lab2后的目录如下，

如下图所示，在.synopsys_dc.setup当中，合并一下内容到这个文件中去。

根据官方的指示，现在我填写为了如下内容：

看看上图文件中的其他命令，看你是否能够理解其意思。另外你填写的变量会被echo到启动DC时候的终端上。最后保存启动文件，然后退出编辑器。

Task2、Invoke Design Vision调用DC GUI模式

如下图所示，由于在当前目录下有setup启动文件，正是我们刚才配置的启动文件，因此，我们可以看到在启动design_vision的时候，echo出来了以下的变量。


下面通过GUI界面的File—>setup来验证设置启动启动文件是否正确，然后回答以下问题。

这里，我就不再回答了，因为之前在本人别的博客里面已经回答过了。

如果你的填写得不对，其实在.soulution的文件夹里还给出了答案
如下图所示，你可以在DC shell里面验证你的变量设置，是否有正确的加入进去。

Task3 Read the Design into DC Memory将设计文件读入DC

如下图所示，加载RTL级别的HDL代码

如下图所示，在左边的逻辑层次设计中，TOP是顶层，其余三个是低一级别的层次。

确保你当前的顶层设计是TOP

如下图所示，注意Ref Name
如果你现在要设置你的顶层文件
current_design FSM
即可设置FSM为顶层文件

如下图所示，File---->Link Design

如下图所示，做Link有如下的选项，正好发现与我们之前的设置脚本是一致的打勾就代表*

保存unmapped，也就是还没有实现综合的ddc文件

如下图所示，使用save as可以达到同样效果

也可以选择save as可以达到同样的效果
如下图所示，用
list_designs可以列出吃进去的设计文件，并且注意到打*的是顶层文件
list_libs可以列出吃进去的库文件。

Task4 Explore Symbol and Schematicc Views

点击如下图所示的按钮，将会出现选中对象的原理图，并且具备该对象的输入输出口。


如下图所示，通过双击，可以可以看到里面包含了三个block，另外需要注意的是，此时由于还没unmapped，所以你还看不到target library的门，你将会看到GTECH原件，GTECH原件是一些通用的布尔表示和寄存器来表示。

如下图所示，此时使用的是DC本地的library

Task 5、Explore the Mouse Functions探索鼠标功能

这里仅仅介绍放大缩小，滚动鼠标中键即可，其余不做介绍，因为指导上面的不如自己尝试实践的。

Task 6、 Constrain TOP with a Script file用脚本约束TOP顶层

1、Open the Symbol view for TOP
你可以打开原理图，但是打开Symbol视角，可以更清晰地看到port name。
2、执行如下的命令

Task 7、Compile or Map to Vendor-Specific Gates编译或者映射厂商的门

如下图所示，使用compile来综合，完成到厂商的映射。

逐渐递减，如果都大于0，那么就没有violation

现在打开原理图，可以发现现在是target library，另外我们随便选中一个cell，查看他的cell_lib

Task 8. Generate Reports and Analyze Timing产生报告并分析时序

使用

report_constrant -verbose -all_violators

如下图所示，由于在软件的终端里看起来不方便，我们还可以将其重定向到一个rpt的报告里面，另外记得，> 前后要有空格。
有任何面积/时序相关的violation就会汇总出来。

使用
report_timing 就可以报告详细的时序报告

如下图所示timing.rpt报告的是最糟糕的时序

如下图所示，产生面积的报告


如下图所示，使用Highlight --> Critical Path 能够表示出关键路径，这里经实验，好像不太顺畅，暂时没懂

如下图所示，注意下面三个按钮，

下面以选择第二个Create endpoint slack hisogram,如下图所示，点击ok即可，其中8代表划分为8根柱，其实也就是代表柱子的精度，默认就好，不太重要。

如下图所示，观察横坐标是时间，纵坐标是slack在这个区间的timing path 的number数目。绿色的代表符合要求的path，红色的代表不符合要求的path条数

下面的说明，三个按钮我还没有看懂。5555

什么是endpoints

Task 9、 Save the Optimized Design保存已经优化的设计

可以使用下面的命令，也可以点击save as来存储为ddc文件，另外注意需要加上-hierarchy代表将所有的设计保存为一个单文件ddc

如下图所示，保存历史命令，保存为history.tcl

Task 10、Remove Designs and Exit Design Vision移除设计并退出Design Vision

使用下面的remove all designs从DC内存中移除所有的设计

输入exit执行退出

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