dc_shell/pt_shell 下不同的保存session (write/read_ddc save_session/resotre_session)

最新推荐文章于 2024-03-26 10:58:04 发布
最新推荐文章于 2024-03-26 10:58:04 发布
阅读量4k 收藏 8
点赞数
分类专栏： 芯片后端
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/cy413026/article/details/104538686
版权

1.dc_shell 在综合的情况下读写出工程

图中命令即将当前综合工程写出为${design_name}.link.ddc

在打开pt_shell之后 可以用 read_ddc ${design_name}.link.ddc读入

2.pt_shell在PrimeTime下读写工程

save_session 写出session

restore_session 读session

 

cy413026
关注
  • 0
    点赞
  • 踩
  • 8
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
微博登录和session恢复过程
El Psy Congroo
04-24 3011
很多微博登录的源码24小时后session失效不能恢复，所以自己研究了一下恢复的流程
read_ddc
最新发布
qq_36406088的博客
06-19 146
在综合脚本中添加 "write -hierarchy -o xxx/top_modul_name.ddc。source -e -v xxx/xxx(综合时吃的库文件脚本)一般与生成网表的语句放一起，便于管理。
pt_session流程
笨蛋大乌龟的博客
02-02 3102
source -e -v xxx.sdc > *xxx.log //将source sdc后的log保存在xxx.log中。在从后端拿到pt_session的前提下，确认sdc或者cdc_sdc是否有语法问题等，完成脚本的快速迭代，确保前端交付质量。3：如果需要重新source sdc 需要清除之前的sdc后再重新source。1：在指定的服务器上启动PT，使用可用的版本，打开pt_shell。restore_session [后端session]2：读取session（由后端提供）
RC、DC、PrimeTime等综合时序工具保存session的办法
学而不思则罔，思而不学则殆
02-20 5524
rc保存session pt保存session dc保存sessionrc保存sessionwrite_design -base xxx_session source ./xxx_session.rc_setup.tclpt保存sessionsave_session pt_session restore_session pt_sessiondc保存sessionwrite -hierarchy -f
test ddc Read EDID
10-09
DOS下查看EDID.很方便的. 非原代碼
dc_shell/pt_shell的一些常用命令(current_design/current_instance/get_cells/get_pins/get_ports) 之一
cy413026的博客
02-27 1万+
1.current_design 保存的就是当前设计的top name 2.current_instance https://www.micro-ip.com/STA/dictionary_139_17/current_instance.html 在pt_shell中设置当前的working instance，和linux下的cd 命令相似， 进入某一hier之后 get_cells ...
dc综合与pt静态时序分析(中文)_DC综合库（时序库）和DC的设计对象
weixin_39627405的博客
11-26 1197
前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。（1）标准单元库　　绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲、与非、或非、与或非、锁存器、触发器等等逻辑单元综合模型的物理信息，标准单元是完成通用功能的逻...
DC入门（二）综合脚本
Arist.
04-12 6845
文章目录1. 综合流程 1. 综合流程 输入代码、约束、工艺库，DC输出网表 一些主干命令 .synopsys_dc.setup是DC自带的设置脚本名称 上图红色的变量是DC内部的 创建工程目录，一般约束、代码、库分3个目录 库文件一般有两种格式：lib给人看，db给工具看。lib也可编译产生db。 read_verilog的功能有4点，如上图。GTECH是generic-tech通用库，无工艺特性，只有逻辑特性。 source 约束脚本，应用我们的时序约束 check_timing：检查是否存
ddc_dec.rar_VHDL/FPGA/Verilog_VHDL_
08-11
标题中的“ddc_dec.rar”可能是一个数字下变频（Digital Down Converter，DDC）的项目文件，而“VHDL/FPGA/Verilog”标签表明这个设计是用硬件描述语言（HDL）来实现的，包括VHDL和Verilog，这两种语言广泛用于FPGA...
DDC.zip_DDC FPGA_FPGA ddc_FPGA下变频_ddc_ddc FPGA
09-21
在本文中，我们将深入探讨数字下变频（DDC）技术以及如何利用FPGA（现场可编程门阵列）来实现这一功能。DDC是一种在数字域内将高频率信号转换为低频率信号的技术，广泛应用于无线通信、雷达系统和数字信号处理等领域...
DDC.rar_DDC QPSK_ddc_qpsk ddc matlab_simulink变频_上下变频
09-14
用simulink搭建的一个简单，但是含有上下变频的QPSK基带传输系统
gsm_ddc.rar_DDC rtl_GSM_gsm dsp_verilog ddc_数字下变频
07-14
基于GSM的数字下变频代码，能够直接生成Verilog代码，需要Synplify DSP 支持。
DDC.zip_AD数据 DDC数据_ad ddc采集_ddc数据_easyabb_下变频
07-14
在本文中，我们将深入探讨与"DDC.zip_AD数据 DDC数据_ad ddc采集_ddc数据_easyabb_下变频"相关的技术知识点，主要关注数字下变频（DDC）、AD数据采集、MATLAB在处理这些数据中的应用，以及与EasyABB的相关性。...
有必要好好学习一下dc_shell了
笨蛋大乌龟的博客
12-06 2957
首先最好是有design compiler user guide，哪里不会找哪里？然后来看看常见的dc_shell 命令一般先要起一个dc_shell。 dc_shell 启动以后，使用 read_ddc xxx/DBs/ddc/.ddc 将design compiler的综合结果读入。为了确认读入的ddc是预期的block的，使用current_design 命令得到block_name 然后dc_shell非常有用的一个作用就要来了，检查sdc是否正确，
STA静态时序分析——学习笔记
热门推荐
zgezi的博客
08-30 2万+
STA静态时序分析——学习笔记静态时序分析简介及基本知识PT流程以及分步骤讲解2.1 设计STA环境2.2 指定STA库文件2.3 读取Netlist文件2.4 读取SPEF文件2.5 设置约束文件2.6 输出报告并保存数据文件PT基础使用PT其他使用PT实操 静态时序分析简介及基本知识 静态时序分析（STA）是通过工具对同步电路中所有存在的时序路径进行分析，检查是否存在时序违例。是标准的timing sign-off（时序签字）的工具。 静态时序分析具有以下功能 STA可分析电路最高时钟频率； STA
ICC II 9 Signoff(交付) 以及 ECO flow
旺旺家族的传说
12-27 6492
终于他妈的写完了 前前后后一个月 希望这篇教程可以帮到正在集成电路设计道路上前进的你我; Signoff / DFM 在route_opt 完成之后 有很多需要执行的 tasks,而且有一些tasks 是必须的: Required: timing sign-off 参数提取 静态时序分析,使用ECO Fusion 获得更快的timing signoff DRC Sign-off; 插入 filler;(fill gaps between standard cells) 插完filler 之后 还需要再.
DC实战问题汇总
zymwzgl的博客
09-05 1580
这篇博客主要记录我在使用DC的过程中出现的问题以及解决的办法。 1、在设计文件中，可能将parameter单独提取出来，放在一个文件中。然后其他verilog文件就可以直接使用这些parameter。在DC的时候这些存放parameter的文件不要read到DC环境中。因为这样会报错。解决办法是将这些文件的路径放到searchpath中。具体操作如下： set searchPath “. pat...
后端工具使用（PT）
W215879wjj的博客
03-26 2340
PT即Prime Time，一个STA静态时序分析的工具。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。STA中的“静态”是指整个电路的分析是静态进行的，不依赖于输入端口的激励，无需仿真向量，所以仿真会非常快。
dc_shell load ddc
07-27
您好！感谢您的提问。对于加载 ddc 文件，您可以使用 dc_shell 命令行工具进行操作。在命令行中输入以下命令即可加载 ddc 文件： ``` dc_shell -f <ddc_file_path> ``` 其中，`<ddc_file_path>` 是您要加载的 ddc 文件的路径。确保您在运行命令之前已经进入了正确的工作目录。 请注意，上述命令是基于通用情况的示例，具体操作可能会因您使用的工具版本和环境而有所不同。请参考相关工具的文档或手册以获取更详细的信息。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值