平时积累的FPGA知识点（3）

1 smart lynq

通过网络来调试逻辑分析仪，不走usb

VXC不是设备，是个debug功能

2 bank

bank一般指IO，bank的定义就是一堆具有相同特性的IO的合辑。

我们一般不会说bank里包含dsp/ram这些资源

clock region里包含很多东西 ug472 一个clock region不仅包含一个bank还包括CLB BRAM DSP等资源

大家知道有什么方法可以减少slice资源使用吗？目前是lut只占了60%，而slice几乎用光了

看看control set是多少，不是LUT 的问题，是FF control set太高

clock wizard输出选bufg,最大输出频率达不到想要的，可不可以选no buffer然后自己手动在外部插入bufg? 没有级联pll，输出给serdes用

可以，只是你级联pll时会增加时钟斜率而已

idelay就是在信号路径上加了个绝对延时

3

跨时钟处理中我用了工具自带的宏XPM_CDC后，还需要手动添加物理约束和时序约束吗？

不需要，自带时序约束

把自己代码封装成DCP然后调用老是会报FIFO黑盒子错误该如何解决？后面加了一步write_checkpoint –force就可以了。

ooc综合生成的dcp或其他模块都是黑盒子，需要用上述方法重新生成dcp.如果是global生成，就应该不用上面的操作

时序违例路径被隐藏，是因为网标文件加密，这个没办法的

4

不同模块能同时用不同的时间精度进行仿真吗？vcs可以，modelsim应该是不行。modelsim会把精度转换成要求最高的那个，1ns/1ps,1ns/100ps 会按1ps来仿真，就会比较慢

[Place 30-764]Unrouted Placement! RAMBs driven by regional clock buffers (BUFRs and BUFHs) need to be in the same clock region as the buffers. There are not enough free RAMBs sites available in the clock region where some of the buffers are placed. Some of them are listed below.

资源还很富裕，把bufr改成bufg，不报错了。是因为bufr的区域里没有bram了

2018.2 执行report_qor_assessment之后没有details表格怎么办？ 加上选项 –full_assessment_details

5

hls的ip使用

改系统时间，加y2k22补丁，tcl console输入指令

foreach ip_in_proj [get_ips] {compile_c [get_ips $ip_in_proj]}

6

《跨时钟域电路设计（1）：异步复位信号如何跨时钟域》这篇文章，我对“即使发生recovery time或removal time的违例，只要复位信号持续时间足够（至少一个时钟周期）就可以保证触发器达到一个稳定的逻辑0状态”这个不理解，为什么激活事件不会产生亚稳态？

画一下带复位的DFF电路图就知道了。可以把reset信号类比成D，上升沿来的时候，reset还未简历，但是持续时间超过一个clk周期，下一次上升沿来的时候，就不会有recovery time这个问题了。