Introduction of DRAM

最新推荐文章于 2024-07-24 23:44:29 发布
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分类专栏： Microarchiture Memory 文章标签： 计算机体系结构 DDR
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版权
DDRDDR2DDR3DDR4DDR5
Prefetch 2Prefetch 4Prefetch8Prefetch8Prefetch16
–––––
bank groups
64bit64bit64bit64bit32bit

cacheline 64B

DDR4如果prefetch 16，那么64bit x 16 即128B，不符合cacheline的size。因此采用了bankgroup。
bankgroup将banks切成group，group可以以interleave的方式发射，cpu的一次请求，DDR4会以memory内部时钟16倍频的方式输出，但是输出的16beat，前8beat和后8beat是不同的地址的内容。

DDR5如果继续采用bank interleave的方式，那么需要4个bankgroup发送命令，输出数据，对时序要求更高，因此采用了prefetch 16，同时，为了满足cachesize的符合，将DDR64bit切成了32bit的两部分，这样16x32bit仍然满足64B的cacheline size。

【DRAM存储器三十】DDR4介绍-DDR4 SDRAM的主要技术特性之bank group，为什么要搞个group出来？
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详述DDR4 bank group的作用
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吴建明wujianming_110117
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呆呆象呆呆的博客
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