《炬丰科技-半导体工艺》SiGe的蚀刻和沉积控制

书籍：《炬丰科技-半导体工艺》
文章：SiGe的蚀刻和沉积控制
编号：JFKJ-21-771
作者：炬丰科技

摘要
嵌入式硅锗在最近的技术节点中被应用于互补金属氧化物半导体中，以提高器件性能并实现扩展。本文发现硅锗表面相对于沟道的位置对功率因数校正阈值电压和器件可变性有显著影响。因此，嵌入式硅锗的凹槽蚀刻和沉积必须得到很好的控制。我们展示了器件对填充工艺的敏感性，并描述了用于优化外延控制的前馈和反馈技术。

介绍
在进入制造业的最新CMOS技术节点，由于传统的栅极长度和厚度缩放不再提供在较低漏极电压(Vd)下较高饱和电流(Id，sat)所需的增益，因此越来越需要添加技术元素来提升器件性能。这里我们指的是诸如应力工程、激光退火、高k电介质和金属栅极等技术。在本文中，我们讨论了嵌入式硅锗(eSiGe)的应用，它是应力工程的一种形式，也是提高pFET器件性能的一种非常有效的方法。我们表明，应该很好地控制凹槽反应离子蚀刻(RIE)和外延层厚度，以避免pFET阈值电压(Vth)可变性的显著增加。

技术描述
在SOI技术中，活性硅位于所谓的掩埋氧化层上，而氧化层又位于硅片上。在定义栅极之后沉积硅锗。首先，用氮化物层覆盖表面，该氮化物层在pFET器件的源极/漏极区上方开口。随后，我们将开口区域中的硅蚀刻到指定的深度，然后选择性地沉积硅锗。我们使用使用硅烷的传统技术，其中硅锗不在氮化物上生长。氮化物还充当限定硅锗接近沟道的隔离物。 在硅锗外延之后，氮化物被选择性地去除，并且处理按照常规继续，在本例中，这意味着栅极-侧壁间隔物以及n和p晕圈和延伸注入的序列。在SiGe沉积之后，但是在去除氮化物隔离物之前，器件的横截面显示在图1中。