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SPI总线传输一共有4中模式，这4种模式分别由时钟极性(CPOL，Clock Polarity)和时钟相位(CPHA，Clock Phase)来定义，其中CPOL参数规定了SCK时钟信号空闲状态的电平，CPHA规定了数据是在SCK时钟的上升沿被采样还是下降沿被采样。这四种模式的时序图如下图所示：模式0：CPOL= 0，CPHA=0。SCK串行时钟线空闲是为低电平，数据在SCK时钟的上升沿被采样，数据在SCK时钟的下降沿切换模式1：CPOL= 0，CPHA=1。SCK串行时钟线空闲是为低电平，数据在SC

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。本文链接：https://blog.csdn.net/edadoc2013/article/details/78685996 讲差分线，信号的模态是一个绕不过去的话题。记...

导致上述问题的原因是在我们配置导出带坐标的脚本时,默认使用的是微软的Excel工具,而电脑上安装的却是WPS或者破解问题,所以就会出现上述所示的错误。

级联方式如下：每一个端子一边是凸台，一边是凹槽，可以互相插入，组成更多位数的端子。这样端子与端子之间形成物理连接，更稳固，有效的避免两位端子的缺点（容易摇晃）。在设计pcb封装的时候，孔的尺寸一般设计为1.1-1.2mm较合适，能适应端子尺寸和装配的误差，也方便焊锡浸入内孔，增强导电性能。标准端子一般是2位（2个接线端子），端子与端子之间可以级联，组成任意数量的位数。端子的标准尺寸如下图：pin间距一边为标准的5.08mm，pin直径为0.9mm。端子按照材质不同，一般分为三种类型：全铜，半铜，铁。

原因是我们的天线原理图设计的时候有两个引脚，一个是输入信号，一个是接地。但是通过我们制作的倒F天线后，在pcb设计的过程中，两个引脚走线在物理上总是会连接到一起，出现两个不同的网络连接到一起，出现DRC检查网络错误的问题。我们通过观察pcb的最终设计图，可以发现有一个引脚连接到输入信号，一个引脚会连接到GND，并且由于RF的走线限制，肯定是走直线连接的。在射频天线的pcb设计过程中，会经常用到pcb走线来制作天线，比如2.4G的倒F天线，可以大幅降低成本和提供制造的一致性，取得良好的设计质量和性价比。

两个基本概念：I/O: input/output 输入输出GPIO：General-purpose input/output 通用输入输出在MCU中，I/O是和外界进行数据交互的唯一途径，其作用至关重要。I/O的输出驱动和输入采样都是在时钟驱动下完成的，所以要使用I/O系统，首先要正确的配置时钟系统，给对应的模块提供适合的驱动时钟信号。为了降低系统功耗，STM32F103系列的每一个模块的...

在上一章，我们把IO系统的时钟源进行了一个梳理和详细分析，在正确的配置了相关的系统时钟源和IO模块的时钟源后，接下来还要做一件重要的事情，就是配置IO的输出模式。既然是IO，就有输出也有输入，所以需要配置来选择正确的方向。上图是STM32F103的IO基本结构图。我们把这张图分两部分来解读：第一部分： 输入input，如图中红色部分所示。第一条路径是模拟信号输入路径，它是直达系统的模拟...

在前两章我们正确的配置了IO的时钟源，并且打开了相关的使能选项，也配置好了输入和输出路径，接下来就是我们IO操作的最后一步，读取输入数据或者输出数据。理论上你读取IO端口不是1就是0，你输出数据不是1也就是0.但是实际情形往往和你想的大相径庭，读不到正确的数据，输出不了想要的高低电平，这是为什么呢？就是因为你没有正确配置输入输出的上下拉电阻，没有搞明白作为输入端口的输入阻抗和作为输出端口的输出阻...

由于经常使用各种虚拟串口设备，导致新插入的设备分配的com口越来越靠后，一些软件无法使用。情况如下图所示，一些原来使用过的com端口即使设备没有插入系统，也会显示该端口被占用了。删除ComDB后重新尝试，(注:这样会重建所有COM口)。如果还不行，重启电脑即可。即使你通过com的高级属性将端口修改回前面去，也不能使用。在运行窗口（ALT+R），输入regedit，打开注册表。

他们的定义bit位置是经过精心的安排和计算的（比如不同的功能定义占用的bit位置不重叠，方便进行移位运算，和对应的寄存器的操作有一一的对应关系），以便于后续代码设计和简化代码的操作。通过前面这一条代码的操作，屏蔽了不需要操作的gpio配置位（也就是说关闭了对无关gpio的bit写的作用），比如你本次只是操作gpio0，这条代码就会把对gpio1-15的操作屏蔽，以后写其他配置寄存器（比如前面的MODER寄存器），就只有gpio0对应的bit起作用，其他bit不会影响原来的值。

但是，这个代码有一个问题，如果我们使用keil（）或者其他编译器）的时候，开了优化（非默认和-O0）,此段代码会被编译器优化掉，不会起作用（不会运行，因为编译器发现此代码没有动作）。在开发过程中，经常会出现代码bug，导致各种死机问题，比较多的就是非法地址访问，导致出现硬件错误（HardFault）的中断。出现这种问题后，使用调试器再次连接，很难连接上cpu，需要使用工具，进行ISP擦除，开发非常不方便。此代码的原理，就是在启动阶段，延时一会，在程序跑飞之前，使调试器能够有机会连接上去。

我们常用的是E24-5%精度，E96-1%精度。搞硬件的同学经常会用到的电阻阻值表。该标准属于国际规范，大家共同遵守。

三角函数，正弦，余弦，正切，弧度和度的定义及换算

外壳是否接地，从理想电路环境（没有干扰，也不释放干扰）和电路原理来说，接和不接没有任何差异，也不会影响正常功能。但是实际的电子产品的工作环境，是一个处于被各种干扰包围的复杂的电磁场环境，既有EMI辐射干扰，也有ESD静电干扰。另外一方面，电子产品本身会聚集静电电荷和向外产生EMI的辐射，自身也是一个干扰源。所以我们在处理外壳和接口（比如usb插座等）与内部电路连接的时候，考虑的出发点就是基于以上的考虑来设计，其作用就是两个：提高抗扰能力和减少释放对外的干扰信号。从而提高自身的稳定性。以usb插座设计

全功能的usb type-c插座的引脚定义如下：在实际应用中，为力简化设计和降低成本，会进行一些裁剪，形成几种常见的插座分类：

但是原理图符号的引脚标注并有限制，和各自的设计有关，所以就很容易出现对应错误的情况。三极管常见的有3个引脚，分别是基极b，集电极c，发射极e，对应到pcb的元器件封装也就有三个管脚。要把原理图符号的3个引脚和pcb的3个引脚一一正确对应，不是一件容易的事情。后来SOT-23的封装出现了，替代了大多数的TO-92的封装。三极管是电子设计中使用非常普遍的元器件，随着工艺的不断进步，各种新的封装类型也是层出不穷。注意点：器件封装的第1pin，不一样的封装类型，对应的原理图符号就不一定是基极或者发射极。

在使用cadence系列工具orcad绘制原理图的时候，有几个符号的功能非常相近，作用类似，但是又不完全相同，细微的差别可能就会导致你在绘制复杂原理图的时候选择错误，最后做DRC检测的时候报错。如上图所示，有三个功能，都是放置网络符号的作用：1、net alias： 网络别名，顾名思义，就是给连接的网络起一个容易记忆，有含义的名字。2. place port：放置一个端口，人如其名，那就是放置一个端口，用一个网络名字来连接两个端口。3. place off-page connector： 放置离页

在杰理的标准开发方案上，我们都是采用如下的方式连接供电，使用Vbus作为输入，使用芯片内部的DC-DC和charger来充电，使用USB0来下载程序。当然，如果你的方案也是这样，这一切都不是问题。但是，当我们的电池电量比较大，内置的充电器就不能够满足充电电流的需求了。或者整个系统工作电流比较大，这时候内部的LDO也带不动负载。这个时候我们需要外部增加充电电路和电源电路。那么芯片的供电连接也会发生变化，如下图方式：VBAT不会连接到电池，会采用外部的LDO来供电，VDDIO也会用外部供电，LDOIN

0 RISC-V和其他开放架构有何不同如果仅从“免费”或“开放”这两点来评判，RISC-V架构并不是第一个做到免费或开放的处理器架构。在开始之前，我们先通过论述几个具有代表性的开放架构，来分析RISC-V架构的不同之处以及为什么其他开放架构没能取得足够的成功。0.1 平民英雄——OpenRISCOpenRISC是OpenCores组织提供的基于GPL协议的开放源代码RISC处理器。OpenRISC具有以下特点：采用免费开放的32/64位 RISC架构。用Verilog HDL（硬件描述

在allegro的零件制作过程中，我们通常用三个层的属性来描述一个器件的外形和一些辅助特征，分别是assembly，place bound，silkscreen层，那么他们的区别在哪里呢？又有什么意义呢？在颜色设置的对话框，我们可以看到属于封装的层很多，我们关注assembly，place bound，silkscreen层的使用：你可以在layout的时候选择是否需要显示这三个层的内容，以辅助你观察元器件的位置和在pcb上的占位情况，确保不会出现元器件的位置重叠和冲突。我们以一个ic封装的符号为例

简单记录几个ADC的东西量化噪声下图中，蓝色斜线是连续的模拟信号，阶梯状波形是经过ADC转换后的离散信号。如果我们把这个两个相减，会得到右边那个像锯齿波一样的量化误差。量化噪声（Quantization Noise），这里Q值代表量化，如果采样越快，两个Q之间的距离越小，Q的幅值越低，也就是量化噪声的幅值越低。虽然Q值幅值变低，但是它包围的面积不变。因此，改变采样速度，可以改变量化噪声的幅值，但不能改变量化噪声的总能量。从时域里看，对于一个模拟的Sine波形，经过ADC转换数字化后，我们会得

编码器，旋转编码器，正交编码器，abz

MLCC：积层陶瓷晶片电容（Multiplayer Ceramic Chip Capacitors）MLCC贴片电容是现在使用比较多的电子元器件，采用陶瓷多层堆叠，由于陶瓷自身特性，受机械冲击或者热冲击容易产生裂纹，会导致功能失效，产生隐形失效，很难发现。下面是一款产品的故障排查过程，可以参考，引起重视。一款批量出货电源产品在客户使用过程中总是出现风扇故障，换下来的坏风扇又时好时坏，故障非常难以定位。后经过多方排查，确认是MLCC贴片电容出现微裂纹。电容外观完好但是在高倍显微镜下观察，发现电容

如图所示，我们看到的锂电池（实际上准确的说是钴酸锂作为正极的锂电池）规格都是标称：电压3.7V，1300mAh。但是在实际充电过程中，可以充电到4.2V，而且使用的时候到3.7V基本上就快没有电了。为什么锂电池不标称4.2V？这是为什么呢？上图是使用钴酸锂作正极材料的松下2550mAh锂离子电池的放电曲线，从上到下3根曲线代表使用三种不同的放电电流时电压和容量变化的情况。以490mA为例，电池充满电时开路电压为4.2V，随着放电的进行，电压（纵坐标）缓慢降低，放出的电量（横坐标）逐渐增加，直至3.5V.

虽然常常设计usb接口电路，但是还是经常分不清楚引脚顺序，哈哈！！今天恰好溜达的时候看到了这些资料，记录下来供查询方便。USB –Type-C插头是可反转使用的，任一方向插入均可；无论怎样插入，电源的连接都是正确的。由于插座上含有两组连在一起的数据线D+/D-，所以插头以任意方向插入时数据线都是连通的。用于高速通讯的TX/RX不能被连接在一起，所以CC线被用于对电缆的插入方向进行标识，并经由硬件线路对TX/RX进行路由，确保配置正确USB Type-C标准相对于旧标准的另一不同点是它引入了双角色

纹波定义：理想状态时，电源输出的直流电压应为一固定值，但是很多时候它是通过交流电压整流、滤波后得来的。由于滤波后或多或少会有剩余的交流成分，这种包含周期性与随机性成分的杂波信号我们称之为纹波1． 最大纹波电压。在额定输出电压和负载电流下，输出电压的纹波（包括噪声）的绝对值的大小，通常以峰峰值或有效值表示2． 纹波系数Y（%）：在额定负载电流下，输出纹波电压的有效值Urms与输出直流电压Uo...

本章继续设计剩余的模块，完成一个基本系统的设计工作，然后就可以开始软件工作了：一个调试UART，一个输出UARTUART的设计相对比较简单，把RX，TX直接连接到需要输出的插座就可以。在本项目设计中，我们一路串口用来输出调试信息(也可以预留其他功能)，一路用来连接到扩展板和其他模块通讯。需要注意的几点： 1. 我们的TX，RX的电平是3.3V，如果是连接到PC，需要外部使用带电平...

在前面两个章节，我们规划了基本的功能模块和IO分配，并且完成了最小系统的设计，接下来我们就需要按照预定的功能模块一步一步的完成剩余的原理图设计工作。在STopen开源平台上，我们计划提供功能如下，接下来我们逐一的实现：每一个电路和对应的参数都是经过严格设计和量产检验的，其中很多设计技巧和参数选择，绝非书本上的教条主义和照本宣科，都具有严格的实战价值，具有极高的参考设计意义，也许能帮助解决你曾经...

本章我们接续上一章<STopen硬件设计1-如何分配STM32F103的IO资源>。在完成我们需要的功能定义和IO分配后，我们就可以开始最真实的硬件设计之旅了。本章为最基础篇，旨在引导嵌入式开发小白有一个正确的设计流程和概念，老鸟略过。在此也不讲解专门的设计软件如何操作和使用，重在设计思维和过程及方法。万丈高楼平地起，在复杂的系统也是一个一个部分的组建起来的，设计就是一个加法的...

字典备查，选择大容量的时候特别注意，高耐压可能没有你要的小封装。

在开始设计软件功能之前，我们需要先规划好硬件架构，完成需要的功能设计，同时给软件开发提供一个调试环境和对象，验证软件设计的功能是否满足需求，运行是否正确，是否符合我们的预期结果。万丈高楼平地起，设计一个完整的硬件系统，一般要经过以下几个步骤：第一步就是要列出需要的软件功能模块然后根据功能来分配硬件的IO连接完成外围模块的电路设计最后进行PCB设计。在STopen开源平台上，我...

DDR3的布局和布线非常严格，需要按照一定的设计要求来进行，下面总结一下该设计过程和相关的注意点：确定拓扑结构● 数据线（DQ，LDM，UDM，LDQS，UDQS）：点对点，每一片单独与控制器连接，不存在拓扑结构选择问题。● 地址线和控制线（A0-14，BA0-2，CLK，CKE，RAS，CAS，CS，WE，RESET等）：对于拓扑结构一定要看芯片是否支持读写平衡（Read and Wr...

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本人一直使用PADS做PCB设计，最近因为要从ALLEGRO导入一些设计元件库，到网上找了一些帖子，然后开始转换，但是过程多多少少有点出入，故此完善和记录一下：参考了文章：https://blog.csdn.net/tianpu2320959696/article/details/88381356 第一步 添加环境变量和拷贝相关文件添加用户变量变量名：AEX_BIN_ROOT值：...

总是记不住这些尺寸，而且感觉没有必要去记忆。好记性不如烂笔头，记到这里，方便查找

一直以来使用PADS logic 和PADS layout进行硬件设计，原理图可以同步到PADS layout，PADS layout选择的器件或者网络的时候也可以在原理图同步看到选择的器件和网络。今天不注意点击了一下设置，发现不能同步高亮显示了，找了一半天才发现了设置被不小心更改了。怕忘记了，赶紧记下来要想PADS layout的选择在原理图高亮，需要把如下图的地方勾上，才可以接受同...

从加载文件的速度，生成的文件大小，画图的速度，渲染的速度等多方面来说，个人认为PDAS算是非常不错的一款软件，值得学习和使用。大概把其光辉历史罗列一下，作为一个回忆。1986年：PADSPCB，DOS操作系统1989年：PADSLogic，DOS操作系统1990年：PADS 2000，DOS操作系统1993年：PADS Perform，DOS和Windows操作系统1995...

<br />1 、原装货：原厂生产出来的，分进口原装和国产原装。<br />2 、散新货：散新这个词，主要用在IC芯片的方面，意思主要有：<br />一、这个货不是原厂生产出来的，可能是其他厂家生产的，但是打着原厂牌子，也就是假货，供应商称之为散新、或原装货来蒙人！<br />二、原厂生产的，但是是一些不合格的料。原厂就会降价，通过其他渠道处理掉。销售商进过来之后，称之为散新！<br />三、原厂生产的，使用过了，经过打磨，镀锡，把脚擦凉一系列处理之后，外观看起来不错，拿出来出售，也叫做散新，但实际上是翻新

在PCB设计的过程中，大电流电路需要特别留意其参数，其几个个决定性因数包括：材质，厚度和宽度。下表为普通铜电路板计算参考：