优先编码器Ⅰ

描述

        下表是8线-3线优先编码器Ⅰ的功能表。

        ①请根据该功能表，用Verilog实现该优先编码器Ⅰ。

输入描述

   input      [7:0]       I   ,
   input                  EI  

输出描述

   output wire [2:0]      Y   ,
   output wire            GS  ,
   output wire            EO   

 解题分析

①优先编码器Ⅰ

分析编码器的功能表：

        当El=1时，编码器工作：而当E1=0时，禁止编码器工作，此时不论8个输入端为何种状态，3个输出端均为低电平，且GS和EO均为低电平。

        只有在EI为1，且所有输入端都为0时，EO输出为1.它可与另一片编码器的EI连接，以便组成更多输入端的优先编码器。

        GS的功能是，当EI为1，且至少有一个输入端有高电平信号输入时，GS为1.表明编码器处于工作状态，否则GS为0，由此可以区分当电路所有输入端均无高电平输人，或者只有I[0]输入端有高电平时，Y[2:0]均为000的情况

        根据功能表推导出各输出端的逻辑表达式为

由上述逻辑表达式，可画出各输出信号的逻辑图，这里不作展示。

根据逻辑表达式或逻辑图，可写出如下Verilog：

assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]);
assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]);
assign Y[0] = EI & (I[7] | ~I[6]&I[5] | ~I[6]&~I[4]&I[3] | ~I[6]&~I[4]&~I[2]&I[1]);

assign EO = EI&~I[7]&~I[6]&~I[5]&~I[4]&~I[3]&~I[2]&~I[1]&~I[0];

assign GS = EI&(I[7] | I[6] | I[5] | I[4] | I[3] | I[2] | I[1] | I[0]); 

 参考代码

`timescale 1ns/1ns

module encoder_83(
   input      [7:0]       I   ,
   input                  EI  ,
   
   output wire [2:0]      Y   ,
   output wire            GS  ,
   output wire            EO    
);
assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]);
assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]);
assign Y[0] = EI & (I[7] | ~I[6]&I[5] | ~I[6]&~I[4]&I[3] | ~I[6]&~I[4]&~I[2]&I[1]);

assign EO = EI&~I[7]&~I[6]&~I[5]&~I[4]&~I[3]&~I[2]&~I[1]&~I[0];

assign GS = EI&(I[7] | I[6] | I[5] | I[4] | I[3] | I[2] | I[1] | I[0]);
//assign GS = EI&(| I);
         
endmodule

注：解题分析来源于网友，如有侵权，请告删之。