整数倍数据位宽转换8to16

描述

        实现数据位宽转换电路，实现8bit数据输入转换为16bit数据输出。其中，先到的8bit数据应置于输出16bit的高8位。 

        电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。

接口时序示意图

输入描述

    input                    clk         ,   
    input                    rst_n        ,
    input                      valid_in    ,
    input       [7:0]           data_in    

输出描述

     output    reg            valid_out,
    output   reg [15:0]    data_out

解题分析

        要实现8bit数据至16bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。8bit数据至16bit数据，相当于2个输入数据拼接成一个输出数据，出于对资源的节省以及时序要求，采用1个8bit的寄存器（data_lock）进行数据缓存。

为什么不需要2个8bit的寄存器进行数据缓存：

        根据时序图， data_out是在两个数据输入之后的下一个时钟周期产生输出，如果采用两个寄存器缓存两个数据，那么第二个数据还没缓存进寄存器后就要输出数据，这样不能实现时序要求的数据输出。

        根据时序图，数据是在第二个数据到来之后输出，当仅有一个数据到来时，不产生输出，所以内部需要一个指示信号（flag），用来指示数据缓存状态。当data_lock内已缓存第一个数据时，flag拉高，当第二个数据到来后flag拉低。

根据时序图和思路整理，关键电路如下：

flag产生电路

 

data_lock缓存电路 

valid_out产生电路

data_out产生电路 

结合时序图，将电路转换成Verilog代码描述如下：

reg [7:0]       data_lock;  //data buffer

reg                      flag    ;

//input data buff in data_lock

always @(posedge clk or negedge rst_n ) begin

       if(!rst_n)

              data_lock <= 'd0;

       else if(valid_in && !flag)

              data_lock <= data_in;

end

//generate flag

always @(posedge clk or negedge rst_n ) begin

       if(!rst_n)

              flag <= 'd0;

       else if(valid_in)

              flag <= ~flag;

end

//generate valid_out

always @(posedge clk or negedge rst_n ) begin

       if(!rst_n)

              valid_out <= 'd0;

       else if(valid_in && flag)

              valid_out <= 1'd1;

       else

              valid_out <= 'd0;

end

//data stitching

always @(posedge clk or negedge rst_n ) begin

       if(!rst_n)

              data_out <= 'd0;

       else if(valid_in && flag)

              data_out <= {data_lock, data_in};

end

参考代码

`timescale 1ns/1ns
module width_8to16(
	input 				   clk 		,   
	input 				   rst_n		,
	input				      valid_in	,
	input	   [7:0]		   data_in	,
 
 	output	reg			valid_out,
	output   reg [15:0]	data_out
);
reg 	[7:0]		data_lock;  //data buffer
reg 				flag	   ;
//input data buff in data_lock
always @(posedge clk or negedge rst_n ) begin
	if(!rst_n) 
		data_lock <= 'd0;
	else if(valid_in && !flag)
		data_lock <= data_in;
end
//generate flag
always @(posedge clk or negedge rst_n ) begin
	if(!rst_n) 
		flag <= 'd0;
	else if(valid_in)
		flag <= ~flag;
end
//generate valid_out
always @(posedge clk or negedge rst_n ) begin
	if(!rst_n) 
		valid_out <= 'd0;
	else if(valid_in && flag)
		valid_out <= 1'd1;
	else
		valid_out <= 'd0;
end
//data stitching 
always @(posedge clk or negedge rst_n ) begin
	if(!rst_n) 
		data_out <= 'd0;
	else if(valid_in && flag)
		data_out <= {data_lock, data_in};
end

endmodule

注：解题分析来源于网友，如有侵权，请告删之。